一、引言

数字通信系统中，接收端需要产生与发送基带信号速率相同，相位与最佳判决时刻一致的定时脉冲序列，这一过程称为位同步。常见的位同步方法包括滤波法和鉴相法，其中鉴相法最为常用，包括锁相法和内插法。锁相法采用传统锁相环，需要不断调整本地时钟的频率和相位，不适合宽速率范围的基带码元同步。而内插法则利用数字信号的内插原理，通过计算直接得到最佳判决点的值和相位。Gardner算法即是基于内插法的原理，通过定时环路调整内插计算的参数，从而跟踪和锁定位同步信号。

二、Gardner算法原理及改进

Gardner算法通过定时环路调整内插计算的参数，从而跟踪和锁定位同步信号。该算法的优点在于不需要改变本地采样时钟，可以适应较宽速率范围内的基带信号。然而，传统Gardner算法在某些方面存在不足，如定时误差检测时需要信号中存在判定信息，并且对载波相位偏差敏感。因此，需要对传统Gardner算法进行改进。

改进后的Gardner算法采用GA-TED（Gardner Timing Error Detection）算法，其优点是不需要预知判定信息，且独立于载波同步，并且适合FPGA实现。此外，改进后的算法还提高了抗自噪声能力，降低了对本地时钟的要求。

三、FPGA实现方案

1. 主控芯片型号及作用

在设计基于FPGA的通用位同步器时，选择合适的主控芯片至关重要。以下是一些常用的FPGA芯片型号及其在设计中的作用：

• Altera Stratix II系列：如EP2S60F1020C3N，该系列FPGA具有高性能、低功耗和丰富的I/O资源，适用于高速数据处理和复杂算法实现。在设计通用位同步器时，可以利用其高速处理能力和丰富的逻辑资源来实现内插滤波器、定时误差检测、环路滤波器和内部控制器等关键模块。

• Xilinx Virtex系列：如XC5VLX330T-FF1156，该系列FPGA具有高性能、高可靠性和可编程性，适用于高性能计算和通信应用。在设计通用位同步器时，可以利用其强大的逻辑资源和丰富的接口资源来实现复杂的同步算法和高速数据处理。

• Intel Cyclone系列：如10CL016YU256C8G，该系列FPGA具有低成本、高性能和易于编程的特点，适用于各种嵌入式应用。在设计通用位同步器时，可以利用其低成本和易于编程的特点来实现基本的同步功能和数据处理。

这些FPGA芯片型号在设计中具有不同的作用，如提供高速数据处理能力、丰富的逻辑资源和接口资源等，从而满足通用位同步器的设计要求。

2. 模块详细设计

基于FPGA的通用位同步器设计方案包括多个关键模块，如内插滤波器、定时误差检测、环路滤波器和内部控制器等。以下是对这些模块的详细设计：

• 内插滤波器设计：内插滤波器是完成算法的核心，它根据内插参数实时计算最佳判决点的内插值。本设计采用基于4点分段抛物线多项式的Farrow结构实现内插滤波器，该结构由1个移位器、5个触发器、8个相加器和2个乘法器组成，比直接型FIR节省资源。输入的8位数据经过计算后得到10位的内插值输出。

• 定时误差检测设计：定时误差检测采用GA-TED算法，该算法每个符号周期只需要两个插值，每个码元周期输出一个误差信号。FPGA实现时，为避免乘法运算，采用y(n)和y(n-1)的符号来代替实际值来计算误差信息。TED程序在1 Ti的时钟控制下进行运算，最终得到29位误差数据，并以1 T的速率即码元速率输出至环路滤波器电路。

• 环路滤波器设计：环路滤波器采用二阶数字滤波器，并且开放滤波器参数（C1, C2）和使能（c_en）端口，当码元速率变化时，通过外部控制器来改变参数，实现滤波器的通用性。滤波器结构中的参数如Ko、Kd为环路增益，ζ为阻尼系数，T为采样时间间隔，ωn为无阻尼振荡频率。

• 内部控制器设计：内部控制器根据定时误差信息，调整插值频率1 Ti和误差间隔μk，并输出位同步脉冲BS。它包含NCO（Numerically Controlled Oscillator）和误差间隔计算两部分。内部控制器的设计需要考虑到其稳定性和响应速度，以确保位同步器的性能。

3. 外部控制器接口及时序电路设计

外部控制器接口用于将外部控制器送来的控制信号、地址信号和数据信号转换为FPGA内分频器、环路滤波器和NCO的使能信号和参数，实现对位同步器各参数的设置。时序电路设计需要确保各模块之间的时序关系正确，以避免亚稳态等问题。

4. 仿真与验证

在设计完成后，需要进行仿真与验证以确保设计的正确性。可以采用Matlab对算法进行理论仿真，输入采样值x(m)为[-1,1]之间的随机码，采样频率上限为20 MHz，令码元速率分别为2 Kb/s、600 Kb/s、10 Mb/s等。在Quartus下对本设计进行仿真，基带信号采用M序列，由FPGA生成，令基带码速率分别为2 Kb/s、600 Kb/s、1 Mb/s等，同时分频器、NCO及环路滤波器参数也做相应设置。通过仿真结果可以验证设计的正确性和性能。

四、结论

本文提出了一种基于FPGA的通用位同步器的设计方案。该设计方案中的同步器在传统Gardner算法的基础上进行了改进，其中内插滤波器采用Farrow结构，定时误差检测采用GA-TED算法，环路滤波器和内部控制器参数可由外部控制器设置，因而实现了较宽速率范围内基带码元的位同步。仿真结果表明，该方案占用FPGA资源较少，并且在实际应用中具有可靠有效性。

通过选择合适的FPGA芯片型号，如Altera Stratix II系列、Xilinx Virtex系列和Intel Cyclone系列等，可以满足通用位同步器的设计要求。这些FPGA芯片型号提供了高速数据处理能力、丰富的逻辑资源和接口资源等，从而支持复杂的同步算法和高速数据处理。在设计过程中，需要详细设计内插滤波器、定时误差检测、环路滤波器和内部控制器等关键模块，并进行仿真与验证以确保设计的正确性和性能。

综上所述，基于FPGA的通用位同步器设计方案具有广泛的应用前景和重要的研究价值。通过不断优化和改进设计方案，可以进一步提高位同步器的性能和可靠性，满足数字通信系统的需求。