原标题：基于XC6SLX16-2CSG-324型FPGA实现Viterbi译码器的设计方案

　　引言

　　纠错码技术在数字通信中具有重要作用，其中卷积码的编码方式，由于优良的纠错性能被广泛应用，而Viterbi译码方式作为卷积码的一种最佳概率译码方法，对于卷积码的广泛应用具有重要价值。近年来，FPGA作为一种半定制电路，广泛应用于数字信号处理系统中，为Viterbi译码器的实现提供了有利条件。

　　评价Viterbi译码器性能的指标主要是译码速度和资源消耗，因此如何减小译码时延、提高译码速度、降低资源消耗成为近年来研究的热点。文献[5-6]通过改进文献[7-8]网格图的构造来降低译码时延、提高译码速率，文献[5]采用基二算法，文献[6]采用基四算法。其中基二算法的资源消耗小，但基二算法的数据处理能力比基四算法弱;基四算法处理数据能力比基二算法强，但基四算法的主频低，速度难以提升。文献[9-10]通过改进Viterbi的迭代方式提高译码速度，但是该方法复杂度高，资源消耗大。文献[11]通过改进回溯结构来降低译码时延、提高译码速率，在文献[6]的基础上提出了基于滑窗流水的前向回溯基四算法，但该方法添加了冗余滑窗，资源消耗大，不适用于资源有限的场景。

　　为了使Viterbi译码算法可以在XC6SLX16-2CSG-324型FPGA上实现，并针对目前大多数改进算法在资源有限条件下难以兼顾时延与资源消耗，本文在基二算法的基础上提出了一种改进算法。该算法在基二算法的基础上，对Viterbi译码器的度量控制和幸存路径信息存储模块分别进行了改进，提高基二算法的数据处理能力，在资源有限条件下，能够有效简化译码器的实现结构，进而兼顾时延与资源消耗，提高译码性能。

　　1、 改进Viterbi算法

　　1.1 算法原理

　　Viterbi算法是一种用于解决有限状态离散时间马尔科夫链的状态估计问题的优化算法。图1所示的基二网格图显示了卷积码的译码过程，具体描述可参见文献[1]。时间节点t表示第t个信息码元，Viterbi译码器从网格中找出最大似然路径。