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我们不断向先进的CMOS的微缩和新存储技术的转型，导致半导体器件结构的日益复杂化。例如，在3D NAND内存中，容量的扩展通过垂直堆栈层数的增加来实现，在保持平面缩放比例恒定的情况下，这带来了更高深宽比图形刻蚀工艺上的挑战，同时将更多的阶梯连接出来也更加困难。人们通过独特的整合和图案设计方案来解决工艺微缩带来的挑战，但又引入了设计规则方面的难题。 二维 (2D) 设计规则检查 (DRC) 已不足以用来规范设计以达成特定性能和良率目标的要求。同时完全依赖实验设计 (DOE) 来进行工艺表征和优化也变得难以操作。以往工程师通过运用DOE实验来节省工艺研发的成本和时间，而现在他们需要进行数以百计的DOE才能达到目的，这反而需要大量的时间和物料，包括晶圆。