原标题：Cadence使并发全芯片优化和签核速度提高10倍

Cadence通过其创新的Certus Closure Solution，成功地将并发全芯片优化和签核速度提高了10倍。这一突破性的解决方案为芯片设计行业带来了显著的效率和性能提升。以下是关于Cadence如何实现这一目标的详细分析：

1. 技术背景：

• 在芯片设计领域，随着设计尺寸和复杂性的不断增长，传统的设计收敛流程变得越来越耗时和低效。Cadence Certus Closure Solution正是为了解决这一挑战而诞生的。

2. 解决方案特点：

• Cadence Certus Closure Solution是一个完全自动化的环境，实现了设计收敛的自动化，并显著缩短了整个设计收敛周期。通过该解决方案，从签核优化到布线、静态时序分析（STA）和参数提取的整个过程可以在一夜之间完成，相比传统的数周时间有了极大的提升。

• 该解决方案支持无限容量的设计优化和签核，可以胜任大型芯片设计项目。与其他方法和流程相比，它最多可将生产力提高10倍。

1. 并行优化和签核：

• Cadence Certus Closure Solution采用了基于大规模并行技术的新架构，支持真正的全自动化、大规模分布式层级全芯片优化和签核收敛。通过与Cadence的其他产品如Innovus Implementation System和Tempus Timing Signoff Solution共享同一个引擎，实现了并行全芯片优化，使得模块所有者无需进行反复迭代，设计师也能快速做出优化和签核决定。

2. 可扩展架构和增量签核：

• Cadence Certus Closure Solution的分布式分层优化和签核架构是云执行的理想选择，既可以在云环境中运行，也可以在本地数据中心环境中运行。此外，它还支持增量签核，即只针对设计中经过变更的部分提供灵活的重置和替换，进一步加快了最终签核速度。

3. 行业应用：

• Cadence Certus Closure Solution不仅提高了设计收敛的速度和效率，还降低了开发新兴应用的复杂性，如超大规模计算、5G通信、移动、汽车和网络等。这些领域对于设计收敛的速度和准确性有着极高的要求，Cadence Certus Closure Solution的推出为这些领域的发展提供了强有力的支持。

综上所述，Cadence通过其Certus Closure Solution成功地将并发全芯片优化和签核速度提高了10倍，为芯片设计行业带来了革命性的变革。这一解决方案的推出不仅提高了设计收敛的速度和效率，还降低了开发复杂应用的难度，为行业的发展注入了新的活力。