74LS373：八路三态D型锁存器详细解析

74LS373是一款高性能的八路三态D型透明锁存器，属于TTL（晶体管-晶体管逻辑）家族的低功耗肖特基（LS）系列。它广泛应用于各种数字系统中，特别是在需要数据缓冲、电平转换或总线隔离的场合。其核心功能是实现数据的高速存储与输出控制，通过其独特的三态输出功能，使其在数据总线应用中表现出色。

1. 概述与基本功能

74LS373集成了八个独立的D型锁存器，每个锁存器能够存储一位二进制数据。这些锁存器共用一个锁存使能（LE）输入和一个输出使能（OE）输入。当锁存使能（LE）为高电平时，锁存器对输入数据透明，即输出Q会直接跟随输入D的变化。当LE变为低电平后，数据将被锁存在锁存器中，此时输入D的变化将不再影响输出Q。

其“三态”输出是74LS373的一个关键特性。三态输出意味着输出端除了高电平（逻辑1）和低电平（逻辑0）之外，还存在第三种状态：高阻态（High-Impedance State）。当输出使能（OE）为高电平时，芯片的输出端进入高阻态，此时输出引脚与电路断开，不吸收也不提供电流，这使得多个器件可以共享同一条数据总线，而不会互相干扰。当OE为低电平时，输出端处于正常工作状态，根据锁存的数据输出高电平或低电平。这种能力在多路复用总线系统中至关重要，它允许在特定时间只有一路设备驱动总线，其他设备则保持高阻状态，从而避免总线冲突。

2. 引脚配置与功能描述

74LS373通常采用20引脚的双列直插封装（DIP）或表面贴装封装（SOP）。以下是其主要引脚的功能描述：

• 1D - 8D (数据输入): 这八个引脚是数据输入端，对应八个独立的D型锁存器。当锁存使能（LE）为高电平时，数据从这些引脚输入并传递到对应的输出端。

• 1Q - 8Q (数据输出): 这八个引脚是数据输出端。它们会根据锁存器中的数据以及输出使能（OE）的状态来输出高电平、低电平或高阻态。

• LE (Latch Enable/锁存使能): 这是一个重要的控制输入。当LE为高电平（H）时，锁存器是透明的，Q输出跟随D输入。当LE从高电平变为低电平（下降沿）时，D输入的数据被锁存，Q输出保持锁存的数据，不再受D输入变化的影响。

• OE (Output Enable/输出使能): 这也是一个重要的控制输入。当OE为低电平（L）时，输出Q处于活动状态，正常输出锁存的数据。当OE为高电平（H）时，输出Q进入高阻态，相当于与总线断开。

• VCC (电源): 接5V正电源。

• GND (地): 接地。

理解这些引脚的功能对于正确使用74LS373至关重要。LE控制数据何时被“捕捉”并存储，而OE则控制何时这些存储的数据可以被“释放”到总线上。

3. 工作原理详解

74LS373的核心工作原理基于D型触发器或锁存器的设计。在内部，每个D型锁存器由一系列门电路（如NAND门或NOR门）组成，这些门电路协同工作以实现数据存储和控制功能。

3.1. 锁存操作

当LE引脚处于高电平状态时，内部的门电路配置成“直通”模式，使得输入D的数据可以直接传输到对应的Q输出端。这意味着，只要LE是高电平，Q输出就会实时反映D输入的任何变化。这种状态被称为“透明”模式。

当LE从高电平转换到低电平时，锁存器捕获并存储住LE下降沿到来瞬间D输入上的数据。一旦数据被锁存，即使D输入随后发生变化，Q输出也会保持不变，直到LE再次变为高电平或者芯片复位。这个特性使得74LS373非常适合作为微处理器或控制器的数据缓冲器，在特定的时钟周期内捕获数据，并在后续操作中保持这些数据。

3.2. 三态输出控制

三态输出功能由OE引脚控制。当OE为低电平时，输出缓冲器被激活，允许锁存器内部存储的数据驱动Q输出引脚。此时，Q输出可以是高电平或低电平，取决于锁存的数据。

然而，当OE被驱动到高电平时，输出缓冲器被禁用，Q输出引脚进入高阻态。在这种状态下，Q引脚既不输出高电平也不输出低电平，而是表现为高阻抗，有效地将芯片的输出端从连接的总线上“断开”。这使得多达数个甚至数十个74LS373或其他三态器件可以并联在同一条数据总线上，只要在任何给定时刻只有一个器件的OE引脚处于低电平（即其输出被激活），其他器件都处于高阻态，就可以避免总线冲突，实现数据的多路复用传输。

4. 电气特性与操作条件

为了确保74LS373的稳定可靠运行，需要了解其关键的电气特性和操作条件。这些参数通常在数据手册中详细列出，以下是一些常见的示例：

4.1. 供电电压（VCC）

• 推荐工作电压: 4.75V 至 5.25V (典型值为5V)。超出此范围可能导致芯片功能异常或永久损坏。

4.2. 输入电压与电流

• 高电平输入电压（VIH）: 最小2V。

• 低电平输入电压（VIL）: 最大0.8V。

• 高电平输入电流（IIH）: 通常在几十微安到几百微安。

• 低电平输入电流（IIL）: 通常在几百微安到几个毫安。

4.3. 输出电压与电流

• 高电平输出电压（VOH）: 最小2.4V (在指定输出灌电流下)。

• 低电平输出电压（VOL）: 最大0.4V (在指定输出拉电流下)。

• 高电平输出电流（IOH）: 通常为-0.4mA（灌电流）。

• 低电平输出电流（IOL）: 通常为8mA或16mA（拉电流）。

4.4. 传输延迟时间（Propagation Delay Time）

传输延迟时间是信号从输入端到达输出端所需的时间，是衡量芯片速度的关键指标。

• 从D到Q的延迟（tPLH/tPHL）: 通常在10ns到20ns之间，具体取决于负载和温度。

• 从LE到Q的延迟（tPLH/tPHL）: 类似地，也是在10ns到20ns之间。

• 从OE到Q的使能/去使能延迟（tPZL/tPZH/tPLZ/tPHZ）: 这些延迟描述了输出从高阻态到活动状态或从活动状态到高阻态的时间，通常在20ns到40ns之间。

4.5. 功耗

• 静态功耗（ICC）: 芯片在不切换状态时的电流消耗，通常在几十毫安。

• 动态功耗: 芯片在进行数据切换时，功耗会随频率增加。

这些参数对于设计者来说非常重要，它们决定了74LS373能否与系统中的其他组件兼容，以及其在特定应用中的性能表现。例如，VOH和VOL确保了芯片输出的逻辑电平能被后续电路正确识别；而传输延迟时间则决定了系统能运行的最高时钟频率。

5. 应用场景

74LS373的通用性和高性能使其在许多数字系统中都有广泛的应用，以下是一些典型的应用场景：

5.1. 数据缓冲器和寄存器

这是74LS373最常见的用途之一。在微处理器或微控制器系统中，它可以用作端口扩展，缓冲CPU与外设之间的数据，以解决速度不匹配的问题。例如，CPU可能以高速率输出数据，但外设接收数据需要一定的时间，74LS373可以在CPU输出数据后将其锁存，允许CPU继续执行其他任务，而外设则可以从74LS373的输出端缓慢地读取数据。

5.2. 总线隔离与驱动

在复杂的数字系统中，不同的模块可能工作在不同的电压域或需要隔离以防止互相干扰。74LS373的三态输出特性使其成为理想的总线隔离器件。当需要隔离时，将OE置高，74LS373的输出端进入高阻态，从而断开与总线的连接。当需要数据传输时，将OE置低，数据便可以通过。

此外，它还可以作为总线驱动器，增强数据总线的驱动能力。当微控制器或ASIC的I/O引脚驱动能力不足以驱动多路负载时，可以通过74LS373来提供更高的电流驱动能力。

5.3. 多路复用器/解复用器

虽然不是专门的多路复用器，但通过巧妙的控制OE引脚，多个74LS373可以协同工作，实现数据的多路复用。例如，在分时复用的显示系统中，可以利用74LS373来控制不同显示段的数据输出。

5.4. 地址锁存

在许多微处理器架构中（如早期的Intel 8086/8088），地址线和数据线是分时复用的。在地址周期，总线上传输地址信息，这时就需要一个锁存器来捕获地址信息并将其保持住，以便在随后的数据周期中总线可以传输数据。74LS373是这种地址锁存应用的理想选择。在地址周期内，将LE置高以捕获地址，然后将LE置低以锁存地址，从而使地址在整个内存访问周期内保持有效。

5.5. 状态机与序列器

在一些简单的状态机或序列器设计中，74LS373可以用于存储当前状态或控制信号。通过与门逻辑、计数器等器件配合，可以构建出复杂的数字控制电路。

6. 与其他逻辑器件的比较

在数字逻辑家族中，有许多功能相似但特性不同的器件。与74LS373最常拿来比较的包括：

• 74LS273 (八路D型触发器): 74LS273是同步的D型触发器，它在时钟（CLK）的上升沿锁存数据。与74LS373的透明锁存器不同，74LS273没有透明模式，其输出只在时钟沿触发时更新。74LS273更适用于需要严格同步数据更新的场合。

• 74LS374 (八路D型边沿触发器，带三态输出): 74LS374的功能与74LS273类似，也是边沿触发的，但在时钟上升沿锁存数据，并且具有三态输出。它与74LS373的主要区别在于触发方式：74LS373是透明锁存器（电平触发），而74LS374是边沿触发器。选择哪种器件取决于应用中数据同步和透明性的具体要求。

• 74LS244/245 (八路三态缓冲器/收发器): 这些器件是纯粹的缓冲器或收发器，不具备锁存功能。它们主要用于增强驱动能力或实现双向数据传输。如果只需要简单的总线隔离或驱动，而不需要数据存储，那么244/245系列会是更简单的选择。

选择合适的逻辑器件需要根据具体的设计需求来权衡，包括是需要电平触发还是边沿触发、是否需要三态输出、以及对速度和功耗的要求。

7. 设计注意事项

在使用74LS373进行电路设计时，有一些重要的注意事项需要牢记，以确保电路的稳定性和可靠性：

7.1. 电源去耦

在VCC和GND引脚之间，应尽可能靠近芯片放置一个0.1μF的陶瓷去耦电容。这个电容可以有效滤除电源线上的高频噪声，并为芯片在快速开关时提供瞬时电流，从而防止电源电压波动导致逻辑错误或不稳定的输出。

7.2. 未使用引脚处理

对于未使用的输入引脚，应将其连接到VCC（通过适当的限流电阻）或GND，而不是悬空。悬空的TTL输入引脚容易受到噪声干扰，并可能被解释为不确定的逻辑状态，从而导致芯片行为异常或增加功耗。未使用的输出引脚可以悬空。

7.3. 负载匹配

确保74LS373的输出驱动能力（IOH和IOL）足以驱动所连接的负载。如果负载过大，可能导致输出电压达不到标准的TTL高电平（VOH）或低电平（VOL）要求，从而影响后续电路的正常工作。可以查阅数据手册中的输出电流能力和扇出系数。

7.4. 时序考量

在涉及锁存使能（LE）和输出使能（OE）信号的切换时，必须严格遵守数据手册中规定的建立时间（tSU）、保持时间（tH）和传输延迟时间。不满足这些时序要求可能导致数据无法正确锁存或输出不稳定。例如，在LE从高电平到低电平的下降沿，D输入的数据必须在下降沿之前保持稳定（建立时间）并在下降沿之后保持稳定（保持时间）。

7.5. 总线竞争

在使用三态输出时，必须确保在任何给定时刻只有一路器件的输出使能（OE）是激活的（低电平），驱动总线。如果多于一路器件同时驱动总线，就会发生总线竞争，导致电流过大、芯片损坏或数据冲突。通常通过解码器或多路选择器来精确控制各个OE引脚的状态。

8. 总结

74LS373作为一款经典的八路三态D型透明锁存器，在数字电子领域扮演着重要的角色。其独特的透明锁存功能和强大的三态输出能力，使其成为数据缓冲、总线隔离、地址锁存以及各种通用数字逻辑应用的首选器件。深入理解其工作原理、引脚功能、电气特性和应用注意事项，对于设计和调试稳定可靠的数字系统至关重要。尽管现代FPGA和微控制器集成了更多的功能，但像74LS373这样的通用逻辑芯片因其简单、可靠和成本效益高，在许多传统和新兴的电子设计中仍然发挥着不可替代的作用。