原标题：Xilinx KCU116：经济高效的100 Gbps网络和存储FPGA开发平台

　　Kintex®UltraScale+™ 该系列被认为是基于Xilinx®TSMC 16 nm FinFET技术构建的性价比最高、功率平衡最佳的FPGA器件。结合新的UltraRAM和新的互连优化技术(SmartConnect)，该设备为需要100 Gbps连接核心的高端能力收发器的应用提供了最经济高效的解决方案。该系列专为网络和存储应用而设计，如网络数据包处理和无线MIMO技术、100 Gbps有线网络、工业和数据中心网络加速以及NVMe SSD(固态驱动器)存储加速。本文通过使用Design Gateway的TOE100G-IP核(用于通过100 GbE接口进行12 GB/s TCP传输的CPU解决方案)和NVMeG4 IP核(能够实现令人难以置信的高速性能)，演示了在Xilinx的KCU116评估工具包上实现TCP卸载引擎联网和NVMe SSD的100 Gbps解决方案每个SSD大约4 GB/s。

　　Kintex®UltraScale+KCU116评估套件简介

　　KCU116非常适合评估Kintex UltraScale+的关键功能，尤其是28 Gbps收发器的性能。该套件非常适合基于XCKU5P-2FFVB676E FPGA设备的快速成型。

　　板上包括1 GB 32位DDR4-2666、用于1 x M.2 NVMe SSD的FMC扩展端口，以及用于最多2 x M.2 NVMe SSD接口的PCIe Gen4 x8通道。16 x 28 Gbps GTY收发器可用于PCIe Gen4和100 GbE接口实现，并具有用于用户自定义设计的各种外围接口和FPGA逻辑。

　　图1:KCU116评估工具包(图片来源：Xilinx有限公司)

　　KCU116与Design Gateway的IP核一起，提供了开发最先进的100 Gbps网络和存储解决方案所需的一切，而无需MPSoC支持。

　　100Gbps网络和存储解决方案的实施

　　图2:KCU116上的100 Gbps网络和存储解决方案(图片来源：Design Gateway(设计网关)

　　尽管Kintex UltraScale+设备不具备Zynq UltraScale+等MPSoC技术，但通过利用Design Gateway的IP核心解决方案，无需处理器和操作系统即可实现网络和NVMe存储协议处理：

　　TOE100G-IP:100GbE全TCP协议栈IP核，无需CPU

　　NVMeG4 IP：具有内置PCIe Gen4软IP的独立NVMe主机控制器

　　TOE100G-IP和NVMeG4 IP都可以在不需要CPU/OS/驱动程序的情况下运行。两个IP的控制和数据路径的用户逻辑都可以通过纯硬件逻辑或Microblaze的裸机操作系统来实现，从而能够更快、更容易地开发高级应用程序和算法，而无需担心复杂的网络和NVMe协议。这为先进的系统级解决方案(如传感器数据捕获、车载计算和基于AI的边缘计算设备)提供了新的机会。

　　为UltraScale+设备设计网关的TOE100G-IP

　　图3:TOE100G-IP系统(图片来源：Design Gateway(设计网关)

　　TOE100G IP核实现TCP/IP堆栈(硬线逻辑)与Xilinx的100 Gb以太网子系统模块连接，用于底层硬件。TOE100G IP的用户界面由控制信号的寄存器接口和数据信号的FIFO接口组成。TOE100G IP设计用于连接100 Gb以太网子系统，该子系统使用512位AXI4-ST连接到用户界面。Xilinx提供的以太网子系统包括EMAC、PCS和PMA功能。100GB以太网子系统用户界面时钟频率为322.265625MHz。

　　TOE100G-IP的特点

　　完整的TCP/IP协议栈实现

　　通过一个TOE100G IP支持一个会话(使用多个TOE100G IP可以实现多会话))

　　支持服务器和客户端模式(被动/主动打开和关闭)

　　支撑台车

　　通过标准FIFO接口实现的简单数据接口

　　单端口RAM接口的简单控制接口

　　XCKU5P-2FFVB676E FPGA设备上的FPGA资源使用情况如下表1所示。

　　家族示例设备Fmax(MHz)CLB Regs CLB LUTs CLB IOB BRAMTile URAM GTY设计工具

　　表1:Kintex Ultrascale+设备的实施统计示例

　　TOE100G-IP的更多详情见其数据表，可从Design Gateway的网站下载。

　　为GTY收发器设计网关的NVMe PCIe Gen4主机控制器

　　Kintex UltraScale+具有GTY收发器，能够支持PCIe Gen4接口，但PCIe Gen4集成块和ARM处理器不可用。

　　Design Gateway通过开发NVMeG4 IP核心解决了此问题，该核心能够作为独立的NVMe主机控制器运行，在单核中内置PCIe软IP和PCIe网桥逻辑。启用NVMe PCIe Gen4 SSD访问简化了用户界面，并使标准功能设计为易于使用，而无需了解NVMe协议。

　　图4:NVMeG4 IP框图(图片来源：Design Gateway(设计网关)

　　NVMeG4 IP的特点

　　能够实现应用层、事务层、数据链路层和物理层的某些部分，以便在无CPU或外部DDR内存的情况下访问NVMe SSD

　　使用配置为4通道PCIe Gen4(256位总线接口)的Xilinx PCIe PHY IP进行操作

　　包括256 KB RAM数据缓冲区

　　支持六个命令，即标识、关闭、写入、读取、智能和刷新(可选附加命令支持)

　　用户时钟频率必须大于或等于PCIe时钟(Gen4为250 MHz)

　　XCKU5P-2FFVB676E FPGA设备上的FPGA资源使用情况如下表2所示。

　　家族示例设备Fmax(MHz)CLB Regs CLB LUTs CLB IOB BRAMTile URAM GTY设计工具

　　表2:Kintex Ultrascale+设备的实施统计示例。

　　NVMeG4 IP的更多详情见其数据表，可从Design Gateway的网站下载。

　　KCU116上100G-IP实施和性能结果示例

　　图5显示了基于KCU116的参考设计概述，以演示TOE100G-IP实现。演示系统包括裸机操作系统Microblaze系统、用户逻辑和Xilinx的100 Gb以太网子系统。

　　图5:TOE100G-IP演示系统框图(图片来源：Design Gateway(设计网关)

　　演示系统设计用于评估TOE100G-IP在客户端和服务器模式下的运行情况。测试逻辑允许发送和接收具有测试模式的数据，以便在用户界面端以尽可能高的数据速度发送和接收数据。对于带有KCU116的100 GbE接口，需要四个SFP+收发器(25GBASE-R)和光缆，如图6所示。

　　图6:KCU116上设置的TOE100G-IP演示环境(图片来源：Design Gateway(设计网关)

　　将100G与其他(1G/10G/25G/40G)进行比较时的示例测试结果如图7所示。

　　图7:KCU116上TOE100G-IP与1G/10G/25G/40G的性能比较(图片来源：Design Gateway(设计网关)

　　测试结果表明，TOE100G-IP能够实现约12Gb/s的TCP传输速度。

　　图8显示了基于KCU116的参考设计概述，以演示1CH NVMeG4 IP实现。如果用户定制的设计提供了FPGA资源，则可以实现NVMeG4 IP的多个实例以实现更高的存储性能。

　　有关NVMeG4 IP参考设计的更多详细信息，请参阅design Gateway网站上提供的NVMeG4 IP参考设计文件。

　　图8:NVMeG4 IP参考设计概述(图片来源：Design Gateway(设计网关)

　　演示系统设计用于使用KCU116上的NVMe SSD写入/验证数据。用户通过串行控制台控制测试操作。要使NVMe SSD与KCU116接口，需要AB18-PCIeX16适配器板，如图9所示。

　　图9:KCU116上设置的NVMeG4 IP演示环境(图片来源：Design Gateway(设计网关)

　　在KCU116上运行演示系统，同时使用512 GB三星970 Pro时的示例测试结果如图10所示。

　　图10:KCU116上使用三星970 PRO S的NVMe SSD读/写性能(图片来源：Design Gateway(设计网关)

　　结论

　　TOE100G-IP和NVMeG4 IP核心都提供了利用KCU116板上的100 Gbps连接能力进行联网和NVMe存储应用程序实施的解决方案。一到100G-IP能够在100GbE上传输大约12Gb的TCP。NVMeG4 IP可以通过NVMe PCIe Gen4以每SSD约4 GB/s的速度提供非常高的性能存储。NVMeG4 IP的多个实例可用于形成RAID0控制器，并可提高存储性能以匹配100 GbE的传输速度。

　　KCU116评估套件和Design Gateway的网络和存储IP解决方案使基于Xilinx®Kintex UltraScale+®设备的非常经济高效的解决方案或产品能够以最低的FPGA资源使用率实现尽可能高的性能目标。