LAN9253 EtherCAT 从站控制器数据手册

1. 简介

1.1 LAN9253 概述

Microchip Technology 的 LAN9253 是一款高度集成的 EtherCAT 从站控制器 (ESC) 解决方案，专为工业自动化和控制应用中的实时以太网通信而设计。它集成了 EtherCAT 协议所必需的所有核心功能，包括一个强大的 EtherCAT 从站控制器、两个高性能的 10/100 Mbps 以太网物理层 (PHY) 收发器，以及灵活的过程数据接口 (PDI)。LAN9253 的设计目标是简化 EtherCAT 从站设备的开发，降低系统成本和复杂性，同时提供卓越的性能和可靠性。它支持多种主机接口模式，包括 SPI 和并行总线接口，使得与各种微控制器和 FPGA 的连接变得简单高效。其内置的 PHY 使得外部磁性元件和连接器可以直接连接到设备，进一步减少了外部组件的数量和 PCB 空间需求。这款芯片是构建紧凑、高性能 EtherCAT 从站模块的理想选择，广泛应用于伺服驱动器、I/O 模块、机器人、传感器、执行器以及其他需要精确时间同步和高速数据交换的工业设备中。

1.2 主要特性

LAN9253 拥有多项关键特性，使其在 EtherCAT 从站应用中脱颖而出。首先，其核心是一个功能完备的 EtherCAT 从站控制器，完全符合 EtherCAT 协议规范，支持所有 EtherCAT 功能，包括分布式时钟 (DC)、同步管理器 (SyncManagers)、邮箱通信以及过程数据处理。这确保了设备能够无缝地融入任何 EtherCAT 网络，并实现高精度的同步控制。其次，它集成了两个 10/100 Mbps 全双工以太网 PHY，这些 PHY 具有自动协商、HP Auto-MDIX 和链路状态检测等功能，简化了网络接口设计，并提供了强大的电缆诊断能力，有助于快速定位网络故障。此外，LAN9253 提供了灵活的过程数据接口 (PDI)，支持 SPI (最高 50 MHz) 和并行总线 (8 位或 16 位) 模式，允许用户根据微控制器的能力和应用需求选择最合适的接口，从而优化数据吞吐量和系统响应时间。芯片内部集成了 8 KB 的双端口 RAM，用于存储 EtherCAT 过程数据和邮箱数据，有效管理数据流。其低功耗设计和多种电源模式使其适用于对功耗敏感的应用。最后，LAN9253 采用紧凑的封装，并且支持工业级温度范围，确保在恶劣工业环境中的稳定运行。

1.3 应用领域

LAN9253 的高性能和高集成度使其成为众多工业应用领域的理想选择。在运动控制系统中，如伺服驱动器和步进电机控制器，LAN9253 能够提供高精度的分布式时钟同步，确保多轴运动的精确协调，从而实现更平滑、更高效的运动轨迹。在分布式 I/O 模块中，无论是数字量输入/输出、模拟量输入/输出还是特殊功能模块，LAN9253 都能提供快速、可靠的数据传输，将现场设备无缝集成到 EtherCAT 网络中。机器人技术是另一个重要应用领域，LAN9253 可以用于机器人的关节控制器、末端执行器或传感器接口，实现机器人各部件之间的高速通信和精确同步，提升机器人的响应速度和协作能力。此外，在传感器和执行器领域，LAN9253 使得智能传感器和执行器能够直接连接到 EtherCAT 网络，提供实时数据和控制能力。它还适用于机器视觉系统、过程控制设备、楼宇自动化以及任何需要高性能、实时以太网通信的工业自动化应用。其灵活性和鲁棒性使其能够满足工业 4.0 和智能制造对互联互通和实时性的严苛要求。

2. 架构概览

2.1 内部框图解释

LAN9253 的内部架构经过精心设计，以实现 EtherCAT 协议的高效处理和灵活的数据接口。其核心是一个强大的 EtherCAT 从站控制器 (ESC)，负责解析 EtherCAT 帧、处理 EtherCAT 协议栈、管理内部存储器以及与主机处理器进行通信。ESC 内部包含多个关键模块，如 EtherCAT 处理单元、分布式时钟单元、同步管理器以及各种 EtherCAT 寄存器。数据流通过 ESC 进行路由和处理，确保数据按照 EtherCAT 规范进行传输和同步。

在网络接口方面，LAN9253 集成了两个独立的 10/100 Mbps 以太网物理层 (PHY) 收发器。这两个 PHY 直接连接到 ESC，负责将数字信号转换为模拟信号并通过 RJ45 连接器发送到以太网电缆，同时接收来自网络的模拟信号并转换为数字信号供 ESC 处理。每个 PHY 都包含自动协商、HP Auto-MDIX 和链路状态检测等功能，确保与网络设备的兼容性和可靠连接。PHY 模块还集成了必要的线路驱动器和接收器，最大限度地减少了对外部磁性元件的需求。

主机处理器通过过程数据接口 (PDI) 与 LAN9253 进行通信。PDI 支持多种模式，包括高速 SPI 接口和灵活的并行总线接口（8 位或 16 位）。SPI 接口提供了简单的连接方式，适用于资源有限的微控制器；而并行总线接口则提供了更高的数据吞吐量，适用于需要快速交换大量过程数据的应用。PDI 模块负责将主机处理器的数据读写请求转换为对内部双端口 RAM 和 EtherCAT 寄存器的访问。

内部双端口 RAM (DPRAM) 是 LAN9253 架构中的一个关键组成部分，容量为 8 KB。它允许 EtherCAT 网络和主机处理器同时访问过程数据和邮箱数据，从而实现高效的并发操作。ESC 负责将从 EtherCAT 网络接收到的过程数据写入 DPRAM，并将主机处理器写入 DPRAM 的数据发送到 EtherCAT 网络。同时，邮箱通信也通过 DPRAM 进行，允许主站和从站之间交换非实时数据，如配置参数、诊断信息等。

时钟和复位管理单元负责为芯片内部所有模块提供稳定的时钟信号和正确的复位序列。电源管理单元则负责管理芯片的功耗，支持多种操作模式以优化能效。此外，芯片还包含 EEPROM 接口，用于存储设备配置信息和 EtherCAT 标识符，使得设备在启动时能够自动加载配置。整个架构旨在提供一个高性能、低延迟、易于集成的 EtherCAT 从站解决方案。

2.2 EtherCAT 从站控制器 (ESC) 核心

EtherCAT 从站控制器 (ESC) 是 LAN9253 的核心，它实现了 EtherCAT 协议的所有复杂功能，使得设备能够作为一个全功能的 EtherCAT 从站运行。ESC 的主要职责包括：识别和处理 EtherCAT 帧、管理过程数据、实现分布式时钟 (DC) 同步、处理邮箱通信以及管理从站状态机。

EtherCAT 帧处理： ESC 能够识别 EtherCAT 帧的起始和结束，并解析其中的 EtherCAT 数据报。它根据数据报的命令类型（如写入、读取、循环写入/读取等）和地址信息，将数据路由到内部的相应模块或存储器区域。对于过程数据，ESC 能够根据 EtherCAT 主站的指令，将数据从网络写入内部 DPRAM，或从 DPRAM 读取数据发送到网络。这种硬件级的帧处理确保了极低的延迟和高吞吐量，这是 EtherCAT 实时性的关键。

过程数据管理： ESC 通过同步管理器 (SyncManagers) 来管理过程数据。SyncManagers 是一种灵活的机制，用于定义 DPRAM 中哪些区域用于过程数据交换（PDO）以及这些数据如何与 EtherCAT 帧和主机处理器进行同步。ESC 能够自动处理过程数据的输入和输出，无需主机处理器频繁干预，从而减轻了主机处理器的负担。

分布式时钟 (DC)： 分布式时钟是 EtherCAT 协议的一个核心特性，它允许网络中的所有从站设备实现纳秒级的时钟同步。ESC 内部集成了高精度的分布式时钟单元，能够接收并处理 EtherCAT 主站发送的同步帧，校准内部时钟，并生成精确的同步事件（如 SYNC0 和 SYNC1）。这些同步事件可以用于同步外部硬件，如 ADC/DAC 采样、PWM 输出等，从而实现整个系统的高精度时间同步。

邮箱通信： 除了实时性要求高的过程数据，EtherCAT 还支持邮箱通信，用于传输非实时数据，如设备配置、诊断信息、固件更新等。ESC 通过邮箱 SyncManagers 管理邮箱数据，并提供一个缓冲区供主站和从站之间交换数据。常见的邮箱协议包括 CoE (CANopen over EtherCAT)、FoE (File over EtherCAT) 和 EoE (Ethernet over EtherCAT)。ESC 负责处理这些协议的底层机制，使得主机处理器可以通过简单的读写操作来访问邮箱数据。

从站状态机： EtherCAT 从站设备会经历一系列状态转换，包括 INIT (初始化)、PRE-OPERATIONAL (预操作)、SAFE-OPERATIONAL (安全操作) 和 OPERATIONAL (操作)。ESC 内部实现了一个状态机，负责管理这些状态转换，并根据主站的指令或内部事件进行状态切换。主机处理器可以读取 ESC 的状态，并根据需要进行相应的处理。

总而言之，LAN9253 的 ESC 核心是一个高度优化的硬件实现，它承担了 EtherCAT 协议的绝大部分复杂性，使得开发者能够专注于应用层面的开发，而无需深入了解 EtherCAT 协议的底层细节。这大大加速了 EtherCAT 从站设备的开发周期，并确保了设备的互操作性和性能。

2.3 集成式以太网 PHY

LAN9253 集成了两个高性能的 10/100 Mbps 以太网物理层 (PHY) 收发器，这是其高集成度设计的重要组成部分。这两个 PHY 模块直接连接到 EtherCAT 从站控制器 (ESC)，负责以太网信号的物理传输和接收，将数字数据转换为适合在以太网电缆上传输的模拟信号，反之亦然。这种集成设计显著简化了外部电路，减少了 PCB 面积和物料清单 (BOM) 成本。

每个 PHY 都支持 10BASE-T 和 100BASE-TX 两种以太网标准，并能够自动协商（Auto-Negotiation）与连接的网络设备之间的最佳连接速度和双工模式（半双工或全双工）。这意味着 LAN9253 能够自动适应不同的网络环境，无需手动配置。自动协商功能确保了设备在连接到不同速度的以太网端口时仍能正常工作，提高了系统的灵活性和兼容性。

HP Auto-MDIX (自动媒体相关接口交叉) 是 PHY 的另一个重要特性。传统以太网连接需要区分直通线和交叉线，但有了 Auto-MDIX 功能，PHY 能够自动检测所连接电缆的类型，并相应地调整其发送和接收引脚，从而无需使用特殊的交叉线缆，简化了安装和故障排除。无论是连接到集线器、交换机还是其他设备，用户都可以使用标准的直通线缆，大大提高了使用的便利性。

PHY 模块还提供链路状态检测功能，能够实时监测以太网链路的连接状态。当链路建立或断开时，PHY 会生成相应的状态信息，供 ESC 和主机处理器读取。这对于网络诊断和故障恢复至关重要，系统可以根据链路状态的变化来调整其行为，例如在链路断开时触发报警或切换到备用通信路径。

此外，LAN9253 的集成 PHY 具有强大的电缆诊断能力。它能够检测电缆故障，如开路、短路、错对和反对等，并能估算故障发生的位置。这项功能对于工业现场的故障排除非常有价值，可以帮助维护人员快速定位电缆问题，减少停机时间。

为了确保信号完整性和电磁兼容性 (EMC)，集成 PHY 内部包含了必要的线路驱动器和接收器，并且设计时考虑了对外部磁性元件的需求。通常情况下，只需要少量的外部电容和电阻即可完成 PHY 的连接，而无需复杂的变压器阵列。这不仅节省了空间，还降低了设计复杂性。

总的来说，LAN9253 的集成式以太网 PHY 提供了稳定、可靠、易于使用的网络接口，极大地简化了 EtherCAT 从站设备的设计，并为工业应用提供了必要的鲁棒性和诊断能力。

3. 引脚描述

LAN9253 采用紧凑的封装，其引脚功能经过优化，以提供 EtherCAT 从站控制器和双以太网 PHY 的所有必要接口。以下将详细列出 LAN9253 的主要引脚及其功能、类型和复用功能。理解每个引脚的作用对于正确设计硬件电路至关重要。

3.1 电源和接地引脚

详细说明：LAN9253 具有多个电源引脚，旨在为不同的内部功能提供独立的供电，以优化性能并降低噪声。VDD33A 专用于模拟电路，确保 PLL 和 PHY 模拟部分的电源纯净度。VDD33D 为大部分数字逻辑提供电源。VDD12 是芯片内部稳压器产生的核心电压，通常不需要外部供电，但需要适当的去耦电容来稳定其输出。VDDIO 是可配置的 I/O 电源，其电压决定了 PDI 接口的逻辑电平，这使得 LAN9253 能够与不同电压等级的主机处理器无缝连接。正确的电源去耦和接地布局对于芯片的稳定运行和 EMC 性能至关重要。所有 VSS 和 VSS_ANA 引脚都必须牢固地连接到低阻抗的接地平面。

3.2 以太网 PHY 接口引脚 (Port 0 & Port 1)

详细说明：LAN9253 集成了两个独立的以太网 PHY，每个 PHY 都提供一组差分数据引脚 (RXD P/N, TXD P/N) 用于连接到外部以太网磁性元件（如网络变压器）。这些引脚是高速模拟信号，需要严格的差分走线和阻抗控制（通常为 100 欧姆）。为了确保信号完整性和 EMC 性能，建议在这些引脚附近放置共模扼流圈和 ESD 保护器件。LED 引脚用于驱动外部 LED，提供直观的网络状态指示。这些 LED 指示有助于用户快速了解网络连接的速度和活动情况，是系统诊断的重要组成部分。

3.3 时钟和复位引脚

详细说明：LAN9253 需要一个外部时钟源来驱动其内部操作，通常通过连接一个 25 MHz 的晶体振荡器到 XTAL1 和 XTAL2 引脚来实现。也可以通过 XTAL1 引脚输入外部时钟源。CLKOUT 引脚可以输出一个可配置的时钟信号，方便为系统中的其他组件提供时钟。nRST 引脚是芯片的硬件复位引脚，低电平有效。在系统上电或出现故障时，通过拉低此引脚可以使芯片进入复位状态，确保正确的初始化。复位信号的建立和保持时间需要满足数据手册中的时序要求。

3.4 过程数据接口 (PDI) 引脚

LAN9253 的 PDI 接口支持 SPI 和并行总线两种模式，以下引脚的功能会根据所选模式而有所不同。

3.4.1 SPI 模式引脚

详细说明：在 SPI 模式下，LAN9253 作为 SPI 从机，通过 SPI_CSn、SPI_CLK、SPI_MOSI 和 SPI_MISO 引脚与主机处理器进行通信。SPI_CSn 必须在整个传输过程中保持低电平。SPI_CLK 的最高频率可达 50 MHz，允许高速数据传输。PDI_INTn 是一个重要的中断引脚，当 EtherCAT 从站控制器内部发生特定事件（如数据更新、邮箱事件、错误等）时，该引脚会拉低，通知主机处理器进行处理。SYNC0 和 SYNC1 是分布式时钟的同步输出，可以配置为在特定 EtherCAT 帧到达或特定时间间隔后触发，用于同步外部硬件。

3.4.2 并行总线模式引脚

详细说明：在并行总线模式下，LAN9253 支持 8 位或 16 位数据总线。D[15:0] 是双向数据引脚，用于数据传输。A[2:0] 是地址引脚，用于选择内部寄存器或 DPRAM 地址空间。nRD 和 nWR 是读写控制信号，nCS 是片选信号。并行总线模式通常提供比 SPI 更高的数据吞吐量，适用于需要快速访问大量过程数据的应用。PDI_INTn、SYNC0 和 SYNC1 的功能与 SPI 模式下相同。需要注意的是，并行总线模式下的引脚数量较多，对 PCB 走线和主机处理器的 GPIO 资源要求更高。

3.5 EEPROM 接口引脚

详细说明：LAN9253 内置 EEPROM 控制器，支持通过 I2C 接口连接外部 EEPROM。EEPROM_SDA 和 EEPROM_SCL 引脚用于与外部 EEPROM 进行通信，存储 EtherCAT 设备配置数据（如 Vendor ID, Product Code, Revision Number, Serial Number 等）以及其他用户自定义数据。芯片在上电复位后会自动从 EEPROM 加载配置信息。EEPROM 的正确配置对于 EtherCAT 网络的识别和设备功能至关重要。

3.6 配置引脚

详细说明：MODE_SEL0 和 MODE_SEL1 引脚在芯片上电复位时被采样，用于配置 LAN9253 的过程数据接口 (PDI) 模式。通过不同的高/低电平组合，可以配置为 SPI 模式、8 位并行模式或 16 位并行模式。这些引脚通常通过外部电阻上拉或下拉到 VDDIO 或 VSS 来设置其电平。正确的模式选择是确保芯片与主机处理器正确通信的第一步。

4. 电气特性

LAN9253 的电气特性是设计硬件电路时必须严格遵循的关键参数。这些参数定义了芯片在不同工作条件下的性能限制和行为。

4.1 绝对最大额定值

绝对最大额定值定义了芯片在任何情况下都不能超过的电压、电流和温度限制。超过这些限制可能会导致芯片永久性损坏。在设计过程中，必须确保所有外部信号和电源电压都保持在这些额定值之内，即使在瞬态或故障条件下。

详细说明：绝对最大额定值是芯片的“生命线”，任何违反都可能导致不可逆的损坏。例如，VDD33A、VDD33D 和 VDDIO 的电压范围必须严格控制在 0.3V 到 4.0V 之间。对于输入和输出引脚，其电压不能超过 VDDIO + 0.3V 或低于 -0.3V，这强调了在连接外部器件时，逻辑电平兼容性的重要性。存储温度范围规定了芯片在不通电情况下的安全存放温度。ESD 保护等级表明了芯片对静电放电的耐受能力，但在实际操作中，仍需采取适当的静电防护措施。设计人员应始终在这些限制之内操作芯片，并考虑瞬态过压或欠压的可能性。

4.2 推荐工作条件

推荐工作条件定义了芯片在正常工作状态下应满足的电压、温度和时钟频率范围。在这些条件下，芯片能够保证其所有电气特性和功能规格。

详细说明：推荐工作条件是确保芯片正常和可靠运行的基准。VDD33A 和 VDD33D 的推荐范围是 3.135V 到 3.465V，这对应于 3.3V ±5% 的标准容差。VDDIO 的范围更广，从 1.71V 到 3.465V，这使得 LAN9253 能够与 1.8V、2.5V 或 3.3V 的主机处理器接口。工作温度范围为 -40°C 至 +85°C，表明 LAN9253 适用于严苛的工业环境。晶体振荡器频率必须为 25 MHz，这是芯片内部 PLL 和 PHY 正常工作的必要条件。SPI_CLK 的最大频率为 50 MHz，允许高速的 SPI 通信。在设计电源和时钟电路时，必须确保这些参数在推荐范围内。

4.3 直流电气特性

直流电气特性描述了芯片在静态条件下（例如，输入/输出引脚的电压、电流）的行为。这些参数对于确定引脚的驱动能力、输入阈值和功耗非常重要。

详细说明：输入低电平电压 (VIL) 和输入高电平电压 (VIH) 定义了芯片能够正确识别逻辑“0”和逻辑“1”的电压范围。这些参数与 VDDIO 相关，确保了与不同逻辑电平的主机处理器兼容。输出低电平电压 (VOL) 和输出高电平电压 (VOH) 表明了芯片输出引脚在驱动负载时的电压水平。输出漏电流 (IIL/IIH) 反映了引脚在输入状态时的微小电流。电源电流 (IDD33A, IDD33D, IDDIO) 给出了芯片在典型无活动状态下的静态功耗，这些值会随着芯片活动和负载的变化而增加。在设计电源和选择外部器件时，这些直流参数是必不可少的参考。

4.4 交流电气特性 (时序图和参数)

交流电气特性描述了芯片在动态条件下（例如，信号传输的延迟、建立时间、保持时间）的行为。这些参数对于确保高速接口（如 SPI 和并行总线）的正确时序至关重要。

由于交流电气特性涉及大量的时序图和表格，这里仅提供一个概述和示例，实际数据手册中会包含详细的时序图和每个参数的详细数值。

4.4.1 SPI 接口时序

SPI 接口的时序参数包括：

• t_SCLK_period： SPI 时钟周期。

• t_CS_setup： 片选信号相对于时钟的建立时间。

• t_CS_hold： 片选信号相对于时钟的保持时间。

• t_MOSI_setup： MOSI 数据相对于时钟的建立时间。

• t_MOSI_hold： MOSI 数据相对于时钟的保持时间。

• t_MISO_delay： MISO 数据相对于时钟的延迟时间。

详细说明：SPI 接口的时序图会详细展示 SPI_CLK、SPI_CSn、SPI_MOSI 和 SPI_MISO 信号之间的相对时间关系。例如，在 SPI_CLK 的上升沿或下降沿采样数据时，MOSI 数据必须在时钟边沿之前稳定（建立时间），并在时钟边沿之后保持稳定一段时间（保持时间）。MISO 数据会在时钟边沿之后经过一定的延迟才有效。主机处理器在与 LAN9253 进行 SPI 通信时，必须严格遵循这些时序要求，否则可能导致数据传输错误。特别是对于 50 MHz 的高速 SPI，时序裕量非常小，PCB 走线和信号完整性变得尤为重要。

4.4.2 并行总线接口时序

并行总线接口的时序参数包括：

• t_AD_setup： 地址/数据相对于读/写使能信号的建立时间。

• t_AD_hold： 地址/数据相对于读/写使能信号的保持时间。

• t_WR_pulse： 写使能脉冲宽度。

• t_RD_pulse： 读使能脉冲宽度。

• t_CS_setup： 片选信号相对于读/写使能信号的建立时间。

• t_CS_hold： 片选信号相对于读/写使能信号的保持时间。

• t_DATA_out_delay： 数据输出相对于读使能信号的延迟时间。

详细说明：并行总线接口的时序图会展示数据线、地址线、读写使能信号 (nRD/nWR) 和片选信号 (nCS) 之间的复杂时序关系。例如，在写入操作时，主机处理器必须在 nWR 信号变为低电平之前将数据和地址稳定在总线上，并在 nWR 信号变为高电平之后保持一段时间。在读取操作时，数据会在 nRD 信号变为低电平后经过一定延迟出现在数据总线上。并行总线通常比 SPI 提供更高的带宽，但其时序要求也更复杂，需要主机处理器能够提供精确的控制信号。在设计并行接口时，需要仔细计算所有时序参数，并考虑 PCB 走线延迟对信号完整性的影响。

4.4.3 PHY 接口时序

PHY 接口的时序参数主要涉及 MII/RMII 模式下的数据传输时序，以及与外部磁性元件和网络连接相关的参数。由于 LAN9253 的 PHY 是集成的，这些参数更多地与内部操作相关，但在某些高级应用中，了解这些参数仍有帮助。

详细说明：虽然 LAN9253 的 PHY 是集成的，但其内部 MII/RMII 接口的时序仍然是其正常工作的基础。这些时序参数确保了 PHY 能够正确地发送和接收以太网数据包。对于外部连接，PHY 的交流特性还包括差分信号的阻抗匹配、回波损耗、插入损耗等参数，这些都直接影响到以太网连接的质量和可靠性。设计人员需要确保外部磁性元件和 PCB 走线能够满足这些要求。

4.5 功耗

LAN9253 的功耗是系统设计中一个重要的考虑因素，尤其是在电池供电或对散热有严格要求的应用中。功耗主要取决于芯片的工作模式、数据传输速率、PDI 接口的活动以及连接的以太网链路状态。

详细说明：LAN9253 支持多种电源模式，以优化功耗。在正常工作模式下，功耗会随着以太网数据速率和端口活动的增加而增加。100 Mbps 模式下的功耗高于 10 Mbps 模式。当不需要以太网通信时，可以通过软件将 PHY 禁用，使芯片进入低功耗模式，此时只有 EtherCAT 从站控制器和 PDI 接口保持活跃，功耗显著降低。在掉电模式下，芯片的大部分功能都被关闭，功耗降至微瓦级别，适用于需要超低功耗待机的应用。设计人员应根据实际应用场景选择合适的电源模式，并通过外部电路（如电源管理 IC）来有效管理芯片的供电，确保散热满足要求。在电源设计中，充足的去耦电容对于稳定电源和降低噪声至关重要。

5. EtherCAT 从站控制器 (ESC) 详解

EtherCAT 从站控制器 (ESC) 是 LAN9253 的核心，它负责处理 EtherCAT 协议的所有复杂性，使得主机处理器可以专注于应用逻辑。本节将深入探讨 ESC 的功能块、PDI 模式、同步管理器、分布式时钟、状态机以及关键寄存器映射。

5.1 ESC 功能块

LAN9253 的 ESC 内部由多个功能块组成，这些模块协同工作以实现 EtherCAT 协议的完整功能。

5.1.1 EtherCAT 处理单元 (EPU)EPU 是 ESC 的核心处理器，负责解析传入的 EtherCAT 帧，识别 EtherCAT 数据报，并根据数据报的命令和地址信息，将数据路由到正确的内部存储器或寄存器。它还负责生成传出的 EtherCAT 帧，将主机处理器写入的数据或内部状态信息封装到数据报中发送到网络。EPU 实现了 EtherCAT 协议的底层逻辑，包括 CRC 校验、地址解析、数据报处理和错误检测。其硬件加速能力确保了 EtherCAT 协议的超低延迟处理。

5.1.2 分布式时钟单元 (DCU)DCU 实现了 EtherCAT 的分布式时钟功能。它包含一个高分辨率的 64 位系统时间计数器，能够以纳秒级精度跟踪网络时间。DCU 接收来自 EtherCAT 主站的同步帧，并根据这些帧校准内部系统时间，从而使网络中的所有从站设备保持高度同步。DCU 可以配置生成两个可编程的同步事件 (SYNC0 和 SYNC1)，这些事件可以用于触发外部硬件操作，如 ADC 采样、PWM 输出更新或电机控制器的同步。SYNC0 通常用于同步过程数据更新，而 SYNC1 则用于更高级的同步任务。

5.1.3 同步管理器 (SyncManagers)同步管理器是 EtherCAT 协议中用于管理数据交换的关键机制。LAN9253 的 ESC 提供了多个可配置的 SyncManagers，每个 SyncManager 都可以定义 DPRAM 中的一个特定区域，并关联一个或多个 PDO (Process Data Object)。SyncManagers 可以配置为邮箱模式或过程数据模式。

• 邮箱 SyncManagers： 用于处理非实时数据，如 CoE (CANopen over EtherCAT)、FoE (File over EtherCAT) 和 EoE (Ethernet over EtherCAT) 协议。它们通常用于配置参数、诊断信息或固件更新。

• 过程数据 SyncManagers： 用于处理实时性要求高的过程数据。它们定义了输入和输出过程数据在 DPRAM 中的位置和大小，并控制这些数据与 EtherCAT 帧以及主机处理器之间的同步。例如，一个 SyncManager 可以配置为输入 PDO，当 EtherCAT 主站发送数据时，ESC 会将数据写入该 SyncManager 对应的 DPRAM 区域。

5.1.4 内部双端口 RAM (DPRAM)LAN9253 集成了 8 KB 的双端口 RAM。DPRAM 是 EtherCAT 网络和主机处理器之间共享的数据缓冲区。EtherCAT 网络通过 ESC 访问 DPRAM，而主机处理器通过 PDI 访问 DPRAM。这种双端口设计允许两者同时读写数据，避免了数据冲突和等待，从而实现高效的并发操作。DPRAM 的一部分用于存储过程数据，另一部分用于邮箱数据。其内存映射由 EtherCAT 配置工具（如 TwinCAT）根据 ESI (EtherCAT Slave Information) 文件进行定义。

5.1.5 寄存器接口ESC 内部包含大量的控制、状态和配置寄存器。主机处理器通过 PDI 接口访问这些寄存器，以配置 ESC 的行为、读取其状态、获取诊断信息或控制特定的 EtherCAT 功能。这些寄存器包括 ESC 配置寄存器、AL 状态寄存器、PDI 控制寄存器、DC 寄存器、SyncManager 配置寄存器等。

5.1.6 状态机管理ESC 内部实现了 EtherCAT 从站的状态机，负责管理从站设备的生命周期。从站状态机通常包括 INIT (初始化)、PRE-OPERATIONAL (预操作)、SAFE-OPERATIONAL (安全操作) 和 OPERATIONAL (操作) 四个主要状态。ESC 会根据主站的指令或内部事件进行状态转换，并向主机处理器报告当前状态。

5.2 过程数据接口 (PDI) 模式

LAN9253 提供了灵活的过程数据接口 (PDI)，允许主机处理器以多种方式与 ESC 交互。支持的 PDI 模式包括 SPI 和并行总线（8 位或 16 位）。

5.2.1 SPI 模式SPI (Serial Peripheral Interface) 模式是一种高速、全双工的同步串行接口。在 SPI 模式下，LAN9253 作为 SPI 从机，主机处理器作为 SPI 主机。

• 连接： 只需要四根信号线：SPI_CSn (片选)、SPI_CLK (时钟)、SPI_MOSI (主机输出/从机输入) 和 SPI_MISO (主机输入/从机输出)。

• 速度： SPI_CLK 最高可达 50 MHz，提供较高的数据吞吐量。

• 优点： 硬件连接简单，占用主机处理器 GPIO 资源少，适用于资源有限的微控制器。

• 操作： 主机处理器通过发送 SPI 命令和数据来读写 LAN9253 内部的 DPRAM 和寄存器。每次传输都由 SPI_CSn 的低电平激活。

• 中断： PDI_INTn 引脚用于向主机处理器发出中断请求，通知有事件发生，如数据更新或邮箱数据到达。

5.2.2 并行总线模式 (8 位/16 位)并行总线模式提供更高的数据吞吐量，适用于需要快速交换大量过程数据的应用。

• 连接： 需要数据总线 (D[7:0] 或 D[15:0])、地址总线 (A[2:0])、读使能 (nRD)、写使能 (nWR) 和片选 (nCS) 等信号。

• 速度： 并行总线模式的数据传输速率通常高于 SPI，具体取决于时钟频率和总线宽度。

• 优点： 传输效率高，适合大数据量传输。

• 缺点： 占用主机处理器更多的 GPIO 资源，PCB 走线相对复杂。

• 操作： 主机处理器通过设置地址线、数据线并控制 nRD/nWR 和 nCS 信号来直接读写 LAN9253 内部的 DPRAM 和寄存器。

• 中断： PDI_INTn 引脚的功能与 SPI 模式下相同。

模式选择： PDI 模式通过 MODE_SEL0 和 MODE_SEL1 引脚在芯片上电复位时进行配置。设计人员应根据主机处理器的接口能力、所需数据吞吐量以及 PCB 布局的复杂性来选择合适的 PDI 模式。

5.3 同步管理器 (SyncManagers)

同步管理器是 EtherCAT 协议中用于管理 DPRAM 区域和数据交换的关键概念。LAN9253 的 ESC 支持多个 SyncManagers，它们定义了 DPRAM 中的哪些区域用于过程数据或邮箱通信，以及这些数据如何与 EtherCAT 帧和主机处理器进行同步。

5.3.1 SyncManager 类型

• 邮箱 SyncManagers： 通常用于异步通信，如 CoE、FoE、EoE。它们提供缓冲区用于主站和从站之间交换非实时数据。邮箱 SyncManagers 通常配置为缓冲区模式，数据在发送和接收时不会自动覆盖，需要通过软件进行管理。

• 过程数据 SyncManagers： 用于实时过程数据交换。它们通常配置为循环模式或缓冲模式。

• 循环模式 (Cyclic Mode)： 最常用的过程数据模式。数据在每个 EtherCAT 循环中自动更新。当主站写入数据时，ESC 会将数据写入 DPRAM 中的指定区域；当主站读取数据时，ESC 会从 DPRAM 中读取数据。

• 缓冲模式 (Buffered Mode)： 适用于需要缓存多组数据的场景。例如，一个 SyncManager 可以配置为双缓冲，当一组数据被主站读取时，另一组数据可以被主机处理器写入，从而实现无缝的数据更新。

5.3.2 SyncManager 配置每个 SyncManager 都有一个对应的配置寄存器，用于定义其属性，包括：

• 起始地址： DPRAM 中该 SyncManager 区域的起始地址。

• 长度： 该 SyncManager 区域的大小 (字节)。

• 控制字节： 定义 SyncManager 的方向 (输入/输出)、模式 (邮箱/过程数据)、同步类型 (事件/同步脉冲) 等。

• 状态字节： 指示 SyncManager 的当前状态，如是否有数据可用、是否已同步等。

5.3.3 同步机制SyncManagers 的核心功能是同步。对于过程数据 SyncManagers，同步可以通过以下方式实现：

• PDI 访问同步： 主机处理器对 DPRAM 的访问与 EtherCAT 网络的访问是同步的。ESC 确保在 EtherCAT 帧处理过程中，主机处理器不会访问正在被 ESC 更新的 DPRAM 区域，从而避免数据冲突。

• SyncManager 事件： 当 SyncManager 的数据更新完成时，ESC 可以生成一个事件，并通过 PDI_INTn 引脚通知主机处理器。主机处理器可以响应这个中断，读取或写入新的过程数据。

• 分布式时钟同步： SyncManagers 可以与分布式时钟 (DC) 功能结合使用。例如，一个过程数据 SyncManager 可以配置为在 SYNC0 脉冲到达时更新数据，从而实现与网络中其他从站设备的高度同步。

正确配置 SyncManagers 对于 EtherCAT 从站的正常运行至关重要。EtherCAT 配置工具会根据 ESI 文件自动生成 SyncManager 的配置，但理解其工作原理有助于调试和优化系统性能。

5.4 分布式时钟 (DC)

分布式时钟 (Distributed Clocks, DC) 是 EtherCAT 协议的标志性特性之一，它允许 EtherCAT 网络中的所有从站设备实现纳秒级的时钟同步。LAN9253 的 ESC 内部集成了高精度的分布式时钟单元，是实现这一功能的关键。

5.4.1 DC 工作原理在 EtherCAT 网络中，第一个支持 DC 功能的从站通常被指定为“参考时钟”。主站会周期性地发送特殊的同步帧，这些帧在经过每个从站时，ESC 会记录其到达时间。通过比较这些到达时间，并考虑电缆延迟，主站可以计算出每个从站相对于参考时钟的时钟偏移。然后，主站会向每个从站发送校正值，使从站调整其内部时钟，从而实现整个网络的高精度同步。

LAN9253 的 DCU 内部包含一个 64 位系统时间计数器，以 1 ns 的分辨率递增。这个计数器是所有同步事件的基础。当接收到主站的同步帧时，DCU 会记录帧的到达时间，并根据主站提供的校正值调整内部计数器的频率或相位，以实现与网络参考时钟的同步。

5.4.2 SYNC0 和 SYNC1 脉冲LAN9253 的 DCU 可以生成两个可编程的同步脉冲：SYNC0 和 SYNC1。这两个脉冲是外部硬件同步的关键。

• SYNC0： 通常用于触发过程数据的更新。例如，一个 ADC 可以配置为在 SYNC0 脉冲到达时开始采样，一个 PWM 输出可以配置为在 SYNC0 脉冲到达时更新其占空比。这确保了所有从站设备的数据输入和输出都在精确的同一时间点进行，从而实现高精度的运动控制和数据采集。SYNC0 的周期通常与 EtherCAT 循环时间相同。

• SYNC1： 提供第二个可编程的同步事件。它可以在 SYNC0 之后的一个可编程延迟时间触发，或者以不同的周期触发。SYNC1 可以用于更复杂的同步任务，例如在 SYNC0 之后执行特定的计算或触发另一个阶段的硬件操作。

5.4.3 DC 寄存器ESC 内部有专门的 DC 寄存器，用于配置和监控分布式时钟功能。这些寄存器包括：

• 系统时间寄存器： 存储当前的 64 位系统时间。

• 系统时间偏移寄存器： 用于调整系统时间的偏移量。

• DC 控制寄存器： 配置 DC 功能的启用/禁用、SYNC0/SYNC1 的模式和极性。

• SYNC0/SYNC1 周期寄存器： 定义 SYNC0 和 SYNC1 脉冲的周期。

• SYNC0/SYNC1 启动时间寄存器： 定义 SYNC0 和 SYNC1 脉冲相对于系统时间的触发点。

通过正确配置这些寄存器，设计人员可以实现对外部硬件的精确时间同步，满足工业自动化应用对实时性的严格要求。分布式时钟是 EtherCAT 区别于其他工业以太网协议的关键优势之一，它使得 EtherCAT 能够实现真正的分布式控制和高精度同步。

5.5 状态机

EtherCAT 从站设备会经历一个定义好的状态机，以管理其生命周期和功能。LAN9253 的 ESC 内部实现了这个状态机，并负责根据 EtherCAT 主站的指令或内部事件进行状态转换。理解这些状态对于开发 EtherCAT 从站应用程序至关重要。

5.5.1 从站状态EtherCAT 从站通常有以下主要状态：

• INIT (初始化)： 这是从站设备上电后的初始状态。在此状态下，ESC 仅响应少数 EtherCAT 命令，如读取设备标识符和基本配置信息。PDI 接口通常处于活动状态，允许主机处理器进行初始化和配置。在此状态下，EtherCAT 通信尚未完全建立，过程数据交换是禁用的。

• 进入条件： 上电复位，或从任何其他状态通过主站指令进入。

• 主要功能： 读取设备信息，加载 EEPROM 配置，主机处理器初始化。

• PRE-OPERATIONAL (预操作)： 在此状态下，EtherCAT 通信已建立，主站可以访问从站的邮箱通信（如 CoE），但过程数据交换仍然禁用。此状态通常用于从站的配置、参数设置和诊断。主机处理器可以访问 DPRAM 和寄存器，进行必要的初始化和准备工作。

• 进入条件： 从 INIT 状态通过主站指令进入。

• 主要功能： 邮箱通信，参数配置，诊断，主机处理器准备过程数据。

• SAFE-OPERATIONAL (安全操作)： 在此状态下，过程数据交换开始启用，但从站的输出仍然保持在安全状态（例如，电机驱动器输出为零，I/O 模块输出为默认安全值）。主站可以读取从站的输入数据，但不能控制从站的输出。此状态通常用于在完全操作之前验证系统配置和确保安全。分布式时钟功能通常在此状态下开始同步。

• 进入条件： 从 PRE-OPERATIONAL 状态通过主站指令进入，并且所有 SyncManagers 都已正确配置。

• 主要功能： 输入过程数据交换，DC 同步，输出保持安全状态。

• OPERATIONAL (操作)： 这是 EtherCAT 从站的正常工作状态。在此状态下，所有功能都已启用，包括过程数据输入和输出。主站可以完全控制从站的输出，并实时交换过程数据。分布式时钟功能完全同步，并生成 SYNC0/SYNC1 脉冲以同步外部硬件。

• 进入条件： 从 SAFE-OPERATIONAL 状态通过主站指令进入，并且所有必要的条件都已满足（例如，安全链已闭合）。

• 主要功能： 全功能实时过程数据交换，完全控制输出。

5.5.2 状态转换从站状态的转换通常由 EtherCAT 主站通过 AL Control 寄存器发出指令来控制。从站也会根据内部事件（如错误检测）自动进行状态转换（例如，从 OPERATIONAL 切换到 SAFE-OPERATIONAL）。主机处理器可以读取 ESC 的 AL Status 寄存器来获取当前从站状态。

5.5.3 错误处理当从站检测到错误时（例如，看门狗超时、PHY 错误、PDI 错误），它可能会自动从 OPERATIONAL 状态切换到 SAFE-OPERATIONAL 状态，甚至 INIT 状态，以确保系统安全。主机处理器需要监控 ESC 的错误寄存器，并根据错误类型采取相应的处理措施。

理解 EtherCAT 从站状态机对于开发健壮的 EtherCAT 从站应用程序至关重要。主机处理器需要根据从站的当前状态来调整其行为，并确保在正确的状态下执行相应的操作。

5.6 寄存器映射

LAN9253 的 EtherCAT 从站控制器 (ESC) 具有丰富的寄存器集，用于配置芯片、控制其操作、读取状态信息以及访问内部数据。主机处理器通过 PDI 接口（SPI 或并行总线）访问这些寄存器。以下是一些关键寄存器类别的概述，实际数据手册中会提供每个寄存器的详细地址、位定义和功能描述。

5.6.1 ESC 配置寄存器 (ESC Configuration Registers)这些寄存器用于配置 ESC 的基本操作模式和功能。

• 类型： 例如，ESC Type (0x0000)，指示芯片类型。

• 修订： 例如，Revision (0x0001)，指示芯片的硬件修订版本。

• Build： 例如，Build (0x0002)，指示 ESC 的内部构建版本。

• PDI 控制： 例如，PDI Control (0x0140)，配置 PDI 接口的模式和中断行为。

• EEPROM 配置： 例如，EEPROM Configuration (0x0500)，控制 EEPROM 的读写操作。

5.6.2 AL 状态和控制寄存器 (Application Layer Status and Control Registers)这些寄存器用于管理 EtherCAT 从站的状态机和应用层状态。

• AL Status (0x0130)： 读取从站的当前状态（INIT, PRE-OP, SAFE-OP, OP）。

• AL Control (0x0120)： 主站通过此寄存器控制从站的状态转换。

• AL Status Code (0x0134)： 提供从站状态的详细错误代码。

• AL Event Request (0x0220)： 指示 ESC 内部发生的各种事件（如 SyncManager 事件、看门狗事件）。

• AL Event Enable (0x0204)： 启用/禁用特定事件的中断。

5.6.3 SyncManager 寄存器 (SyncManager Registers)每个 SyncManager 都有一组寄存器来定义其属性和行为。

• SyncManager 0 配置 (0x0800)： 定义 SyncManager 0 的起始地址、长度、控制字节等。

• SyncManager 1 配置 (0x0808)： 定义 SyncManager 1 的起始地址、长度、控制字节等。

• ...以此类推，每个 SyncManager 都对应一个寄存器块。

• SyncManager 状态： 每个 SyncManager 都有一个状态位，指示其是否已同步、是否有数据可用等。

5.6.4 分布式时钟 (DC) 寄存器 (Distributed Clock Registers)这些寄存器用于配置和监控分布式时钟功能。

• 系统时间 (0x0900)： 64 位寄存器，存储当前的 EtherCAT 系统时间。

• 系统时间偏移 (0x0910)： 用于调整系统时间。

• DC 控制 (0x0980)： 配置 DC 功能的启用、SYNC0/SYNC1 的极性和模式。

• SYNC0 周期 (0x09A0)： 定义 SYNC0 脉冲的周期。

• SYNC0 启动时间 (0x09A4)： 定义 SYNC0 脉冲相对于系统时间的触发点。

• SYNC1 周期 (0x09B0)： 定义 SYNC1 脉冲的周期。

• SYNC1 启动时间 (0x09B4)： 定义 SYNC1 脉冲相对于系统时间的触发点。

5.6.5 PHY 寄存器 (PHY Registers)虽然 LAN9253 的 PHY 是集成的，但仍然可以通过 ESC 访问其 MII 管理接口 (MIIM) 寄存器，用于配置 PHY 的工作模式或读取其状态。

• PHY 地址： 例如，Port 0 PHY 地址通常为 0x00，Port 1 PHY 地址为 0x01。

• PHY 控制寄存器 (寄存器 0)： 配置 PHY 的速度、双工模式、自动协商等。

• PHY 状态寄存器 (寄存器 1)： 读取 PHY 的链路状态、速度、双工模式等。

5.6.6 诊断和错误寄存器 (Diagnostic and Error Registers)这些寄存器提供关于芯片内部状态和错误信息的详细诊断数据。

• 错误计数器： 例如，RX 错误计数器、CRC 错误计数器。

• 看门狗计数器： 监控 ESC 的看门狗状态。

• PDI 错误状态： 指示 PDI 接口的错误。

访问方式：主机处理器通过 PDI 接口（SPI 或并行总线）向 ESC 发送读写命令，并指定要访问的寄存器地址。理解这些寄存器的功能和位定义对于开发 EtherCAT 从站固件和应用程序至关重要。EtherCAT 配置工具通常会根据 ESI 文件自动生成这些寄存器的默认配置，但高级应用可能需要通过软件动态修改某些寄存器以实现特定功能。

6. 集成式以太网 PHY 详解

LAN9253 集成了两个高性能的 10/100 Mbps 以太网物理层 (PHY) 收发器，极大地简化了 EtherCAT 从站的网络接口设计。本节将深入探讨这些集成 PHY 的功能、特性以及它们在 EtherCAT 网络中的作用。

6.1 PHY 功能和特性

LAN9253 的每个集成 PHY 都具备现代以太网 PHY 所需的所有核心功能，确保了与各种网络设备的兼容性和可靠的通信。

6.1.1 10BASE-T 和 100BASE-TX 支持每个 PHY 都完全支持 IEEE 802.3u 标准的 100BASE-TX (快速以太网) 和 IEEE 802.3 标准的 10BASE-T (标准以太网)。这意味着它们能够以 10 Mbps 或 100 Mbps 的速度进行数据传输，并支持全双工和半双工操作模式。100BASE-TX 使用两对双绞线进行传输，而 10BASE-T 也可以使用两对双绞线。

6.1.2 自动协商 (Auto-Negotiation)自动协商是 PHY 的一项关键功能，它允许 PHY 自动检测并与连接的链路伙伴（如以太网交换机或另一个 EtherCAT 从站）协商最佳的工作模式。这包括协商链路速度（10 Mbps 或 100 Mbps）和双工模式（半双工或全双工）。当 LAN9253 连接到网络时，PHY 会自动执行协商过程，无需用户手动配置，从而简化了设备的部署和维护。自动协商确保了最佳的链路性能和互操作性。

6.1.3 HP Auto-MDIX (自动媒体相关接口交叉)HP Auto-MDIX 功能消除了对直通线和交叉线缆的区分。无论连接到集线器、交换机还是其他设备，用户都可以使用标准的直通线缆。PHY 会自动检测电缆类型，并相应地调整其发送 (TX) 和接收 (RX) 引脚的连接，确保数据能够正确传输。这项功能大大简化了安装和故障排除，减少了因线缆类型不匹配而导致的连接问题。

6.1.4 链路状态检测PHY 能够实时监测以太网链路的物理连接状态。当链路建立（即成功连接到网络）或断开时，PHY 会更新其内部状态寄存器。这些状态信息可以通过 ESC 访问，并可以用于驱动外部 LED 指示灯（如 LEDx_LINK/ACT 引脚），提供直观的链路状态反馈。链路状态检测对于网络诊断和应用程序的错误恢复机制非常重要。

6.1.5 电缆诊断 (Cable Diagnostics)LAN9253 的集成 PHY 具备电缆诊断功能，能够检测以太网电缆的常见故障，如开路、短路、错对 (pair swap) 和反对 (pair polarity inversion)。更高级的诊断功能甚至可以估算故障发生的大致距离。这项功能对于工业现场的故障排除非常有价值，可以帮助维护人员快速定位电缆问题，减少系统停机时间。通过读取 PHY 寄存器，主机处理器可以获取详细的电缆诊断结果。

6.1.6 低功耗模式PHY 支持多种低功耗模式，以降低系统整体功耗。当以太网链路不活动时，PHY 可以进入低功耗状态，例如节能以太网 (EEE) 模式或深度睡眠模式。这些模式可以由主站或主机处理器通过软件控制，有助于延长电池寿命或降低散热要求。

6.1.7 集成线路驱动器/接收器PHY 内部集成了必要的线路驱动器和接收器，用于驱动和接收以太网信号。这意味着在大多数情况下，只需要少量的外部无源元件（如电阻、电容和共模扼流圈）即可完成 PHY 的连接，而无需复杂的外部磁性元件阵列，从而降低了 BOM 成本和 PCB 面积。

6.2 MII/RMII 接口

虽然 LAN9253 的 PHY 是集成的，但其内部仍然通过标准的 MII (Media Independent Interface) 或 RMII (Reduced Media Independent Interface) 与 EtherCAT 从站控制器 (ESC) 进行通信。这些接口定义了 PHY 和 MAC (Media Access Control) 层之间的数据和控制信号。

MII (Media Independent Interface)：MII 是一个 4 位宽的并行接口，用于 10 Mbps 和 100 Mbps 以太网。它包含独立的发送和接收数据路径，以及时钟和控制信号。

• 发送数据： TXD[3:0] (4位数据)、TX_EN (发送使能)、TX_CLK (发送时钟)。

• 接收数据： RXD[3:0] (4位数据)、RX_DV (接收数据有效)、RX_ER (接收错误)、RX_CLK (接收时钟)。

• 控制： CRS (载波检测)、COL (冲突检测)。

• 管理接口： MDIO (管理数据输入/输出)、MDC (管理数据时钟)，用于访问 PHY 的内部寄存器。

RMII (Reduced Media Independent Interface)：RMII 是 MII 的简化版本，旨在减少引脚数量。它是一个 2 位宽的并行接口，使用一个公共时钟源，并复用一些控制信号。

• 发送数据： TXD[1:0] (2位数据)、TX_EN (发送使能)。

• 接收数据： RXD[1:0] (2位数据)、CRS_DV (载波检测/数据有效)、RX_ER (接收错误)。

• 公共时钟： REF_CLK (参考时钟，通常为 50 MHz)。

• 管理接口： MDIO、MDC。

LAN9253 的 ESC 内部集成了 MAC 功能，并通过内部总线直接与集成 PHY 的 MII/RMII 接口通信。这意味着用户无需在外部实现 MII/RMII 接口，进一步简化了设计。通过 ESC 访问 PHY 的 MDIO/MDC 寄存器，可以对 PHY 进行高级配置和诊断。

6.3 磁性元件和 ESD 保护

尽管 LAN9253 的 PHY 是高度集成的，但为了确保以太网通信的可靠性、信号完整性和电磁兼容性 (EMC)，仍然需要外部的磁性元件和 ESD 保护。

6.3.1 磁性元件 (Magnetics)以太网磁性元件（通常是网络变压器或集成 RJ45 连接器中的磁性模块）在 PHY 和以太网电缆之间提供以下关键功能：

• 电气隔离： 将 PHY 的低压数字电路与以太网电缆上的高压瞬态和共模噪声隔离，保护 PHY 免受损坏。

• 阻抗匹配： 将 PHY 的输出阻抗与以太网电缆的特性阻抗（通常为 100 欧姆）进行匹配，以最大限度地减少信号反射，确保信号完整性。

• 共模抑制： 抑制以太网电缆上的共模噪声，提高抗干扰能力。

• 发送/接收信号平衡： 将单端信号转换为差分信号进行传输，反之亦然。

LAN9253 的 PHY 通常需要一个 10/100BASE-TX 兼容的磁性模块，该模块应包含发送和接收路径的隔离变压器和共模扼流圈。选择符合 IEEE 802.3 标准的磁性元件至关重要。

6.3.2 ESD 保护 (Electrostatic Discharge Protection)以太网端口是设备最容易受到静电放电 (ESD) 冲击的接口之一，因为用户经常会触摸 RJ45 连接器。虽然 LAN9253 内部集成了 ESD 保护，但为了满足工业环境的严格 ESD 要求（如 IEC 61000-4-2），通常需要在 RJ45 连接器和磁性元件之间添加外部瞬态电压抑制器 (TVS) 二极管阵列。

• 放置： TVS 器件应尽可能靠近 RJ45 连接器放置，以在静电放电能量进入 PCB 之前将其钳位。

• 类型： 选择低钳位电压、快速响应时间和高 ESD 耐受能力的 TVS 器件。

• 接地： ESD 保护电路的接地路径必须是低阻抗的，并直接连接到系统的保护接地。

正确的磁性元件和 ESD 保护设计对于确保 LAN9253 在工业环境中的长期可靠性和 EMC 兼容性至关重要。设计人员应参考 LAN9253 的应用笔记和相关 EMC 标准进行详细设计。

7. 存储器接口

LAN9253 内部集成了双端口 RAM (DPRAM) 用于数据存储，并支持外部 EEPROM 接口用于配置信息。

7.1 内部 RAM 结构

LAN9253 内部集成了 8 KB 的双端口 RAM (DPRAM)。DPRAM 是 EtherCAT 从站控制器 (ESC) 和主机处理器之间共享的核心数据存储区域。其双端口特性允许 ESC 和主机处理器同时、独立地访问 RAM，从而实现高效的数据交换，避免了传统的单端口 RAM 在并发访问时可能出现的仲裁延迟。

7.1.1 DPRAM 的作用

• 过程数据存储： DPRAM 的大部分区域用于存储 EtherCAT 过程数据 (PDO)。这些数据是实时性要求最高的输入和输出数据，例如传感器读数、执行器命令、电机位置等。ESC 负责将从 EtherCAT 网络接收到的输入过程数据写入 DPRAM，并将主机处理器写入 DPRAM 的输出过程数据发送到网络。

• 邮箱数据存储： DPRAM 的另一部分区域用于存储 EtherCAT 邮箱数据。邮箱用于传输非实时数据，如设备配置参数、诊断信息、固件更新等。通过 CoE (CANopen over EtherCAT)、FoE (File over EtherCAT) 和 EoE (Ethernet over EtherCAT) 等协议，主站和从站可以通过邮箱交换数据。

• EtherCAT 寄存器映射： 虽然大部分 EtherCAT 寄存器是独立的硬件寄存器，但 DPRAM 中也会映射一部分 EtherCAT 寄存器或其镜像，方便主机处理器通过统一的 DPRAM 访问机制进行读写。

7.1.2 DPRAM 访问

• EtherCAT 网络访问： ESC 根据 EtherCAT 帧中的地址信息，直接访问 DPRAM 区域进行读写操作。这种访问是硬件加速的，确保了极低的延迟。

• 主机处理器访问： 主机处理器通过 PDI 接口（SPI 或并行总线）访问 DPRAM。主机处理器可以通过读写 DPRAM 来获取最新的输入过程数据，并更新需要发送的输出过程数据。

7.1.3 同步与仲裁DPRAM 的双端口设计本身就解决了大部分并发访问问题。然而，对于某些共享资源的访问，例如 SyncManager 的控制状态，ESC 和主机处理器之间仍然需要一定的同步机制。EtherCAT 协议通过 SyncManagers 的状态位和事件中断来协调对 DPRAM 区域的访问，确保数据一致性。例如，当 ESC 正在更新输入过程数据时，它会锁定相应的 DPRAM 区域，防止主机处理器同时读取不完整的数据。当数据更新完成后，ESC 会通过 PDI_INTn 引脚发出中断，通知主机处理器可以安全地读取新数据。

7.2 EEPROM 接口和配置

LAN9253 集成了 EEPROM 控制器，支持通过 I2C 接口连接外部串行 EEPROM。EEPROM 用于存储 EtherCAT 从站设备的永久配置数据，这些数据在芯片上电复位后会自动加载。

7.2.1 EEPROM 的作用

• EtherCAT 设备标识符： 最重要的用途是存储 EtherCAT 设备标识符，包括：

• Vendor ID (供应商 ID)： 标识设备制造商。

• Product Code (产品代码)： 标识设备型号。

• Revision Number (修订版本号)： 标识设备的硬件/固件修订版本。

• Serial Number (序列号)： 设备的唯一序列号。 这些标识符对于 EtherCAT 主站识别和配置从站设备至关重要。

• 设备配置数据： 可以存储其他用户自定义的设备配置参数，例如默认的 EtherCAT 过程数据映射、SyncManager 配置、PHY 配置等。

• ESI 文件数据： EEPROM 还可以存储 EtherCAT 从站信息 (ESI) 文件的部分或全部内容。ESI 文件描述了从站的功能、支持的 PDO、对象字典等信息，主站通过 ESI 文件来配置和管理从站。

7.2.2 EEPROM 接口LAN9253 通过专用的 EEPROM_SDA (数据) 和 EEPROM_SCL (时钟) 引脚与外部 I2C 兼容的 EEPROM 进行通信。通常需要外部上拉电阻来确保 I2C 总线的正常工作。

• EEPROM 类型： 支持标准的 I2C 兼容串行 EEPROM，例如 Microchip 的 24LCxx 系列。EEPROM 的容量应足以存储所需的配置数据。

• 自动加载： 在 LAN9253 上电复位后，ESC 会自动从 EEPROM 读取配置数据并加载到内部寄存器中。这使得设备在启动时能够快速进入预配置状态。

• 软件访问： 主机处理器也可以通过 PDI 接口访问 ESC 的 EEPROM 控制器寄存器，从而在运行时读取或写入 EEPROM 数据。这对于设备校准、参数修改或固件更新等应用非常有用。

7.2.3 EEPROM 配置注意事项

• 数据格式： EEPROM 中的数据必须按照 EtherCAT 规范定义的特定格式进行存储。通常，EtherCAT 配置工具会生成一个二进制文件，可以直接烧录到 EEPROM 中。

• CRC 校验： EEPROM 数据通常包含 CRC 校验码，以确保数据的完整性和正确性。ESC 在加载数据时会进行 CRC 校验。

• 写入保护： 为了防止意外修改，建议在 EEPROM 烧录完成后启用其写入保护功能（如果 EEPROM 支持）。

正确的 EEPROM 配置对于 EtherCAT 从站的互操作性和功能至关重要。设计人员应确保 EEPROM 的内容与 ESI 文件描述的功能一致，并且在生产过程中正确烧录。

8. 时钟和复位

时钟和复位是数字电路正常工作的两个基本要素。LAN9253 对时钟源和复位机制有特定的要求，以确保其内部逻辑和 EtherCAT 功能的稳定运行。

8.1 时钟源要求

LAN9253 需要一个精确的外部时钟源来驱动其内部 PLL (锁相环)、EtherCAT 从站控制器 (ESC) 和以太网 PHY。最常用的时钟源是外部晶体振荡器。

8.1.1 晶体振荡器连接

• 频率： LAN9253 通常需要一个 25 MHz 的外部晶体振荡器。这是以太网 PHY 和 EtherCAT 内部时钟生成的基础频率。

• 引脚： 晶体连接到 XTAL1 (输入) 和 XTAL2 (输出) 引脚。

• 负载电容： 晶体振荡器需要外部负载电容 (C_L1, C_L2) 来确保其在正确的频率下振荡。这些电容的值应根据晶体制造商的推荐值进行选择，并考虑 PCB 走线的寄生电容。通常，这些电容连接在晶体引脚和接地之间。

• 布局： 晶体振荡器及其相关的无源元件应尽可能靠近 LAN9253 的 XTAL1 和 XTAL2 引脚放置，并远离噪声源，以减少电磁干扰 (EMI) 和确保信号完整性。晶体走线应短而直，并避免与高速数字信号线交叉。

8.1.2 外部时钟输入除了晶体振荡器，LAN9253 也可以通过 XTAL1 引脚接收外部时钟信号。

• 频率： 同样，外部时钟源的频率也应为 25 MHz。

• 信号质量： 外部时钟信号应具有良好的方波特性、低抖动和适当的电压摆幅，以确保 PLL 能够稳定锁定。

• 连接： 在这种模式下，XTAL2 引脚通常保持浮空或连接到 VSS (根据数据手册具体要求)。

8.1.3 CLKOUT 引脚LAN9253 提供一个可配置的 CLKOUT 引脚，可以输出一个时钟信号，用于为系统中的其他组件（如微控制器）提供时钟。

• 频率： CLKOUT 的频率通常可以配置为 XTAL 频率的分频，例如 25 MHz 或 12.5 MHz。

• 用途： 减少外部晶体/振荡器的数量，简化系统时钟树设计。

• 驱动能力： 设计时需要考虑 CLKOUT 引脚的驱动能力和负载要求。

正确的时钟源选择和布局对于 LAN9253 的稳定运行至关重要，特别是对于分布式时钟 (DC) 的精度和以太网 PHY 的性能。

8.2 复位机制

复位机制确保芯片在启动时或从错误状态恢复时能够正确初始化。LAN9253 支持硬件复位和内部上电复位。

8.2.1 硬件复位 (nRST)

• 引脚： nRST 是一个低电平有效的复位输入引脚。当此引脚被拉低时，LAN9253 的所有内部逻辑和寄存器都会被复位到其默认状态。

• 连接： nRST 引脚通常连接到系统复位控制器或微控制器的 GPIO，并通常通过一个 RC 电路或专用的复位 IC 来实现上电复位延迟，确保电源稳定后才释放复位信号。

• 复位时序： 在 nRST 引脚从低电平变为高电平之前，需要满足一定的低电平持续时间（复位脉冲宽度）和电源稳定时间。在 nRST 释放后，芯片需要一定的时间来完成内部初始化（启动时间），在此期间不应进行任何操作。这些时序参数在数据手册的交流电气特性部分有详细说明。

• 用途： 用于系统上电时的初始化，以及在系统出现故障或需要重新启动 EtherCAT 通信时进行强制复位。

8.2.2 内部上电复位 (POR)LAN9253 内部集成了上电复位 (POR) 电路。

• 功能： POR 电路在检测到电源电压从零上升到其稳定工作电压时，会自动生成一个内部复位信号。这确保了即使没有外部硬件复位信号，芯片也能在电源稳定后正确启动。

• 重要性： POR 功能简化了系统设计，因为它无需外部复位 IC 或复杂的 RC 电路来处理上电复位，但通常仍建议使用外部 nRST 引脚进行更可靠的系统级复位控制。

8.2.3 复位序列一个典型的复位序列包括：

1. 系统上电，电源电压逐渐上升并稳定。

2. 内部 POR 电路检测到电源稳定，生成内部复位。

3. 外部 nRST 引脚由复位控制器保持低电平一段时间，确保充分复位。

4. nRST 引脚被释放（变为高电平）。

5. LAN9253 开始内部初始化过程，包括从 EEPROM 加载配置数据。

6. 在启动时间结束后，芯片进入 INIT 状态，并准备好与主机处理器和 EtherCAT 网络进行通信。

正确的复位设计对于确保 LAN9253 的可靠启动和从错误中恢复至关重要。设计人员应仔细遵循数据手册中关于复位时序和电源稳定性的要求。

9. 电源管理

电源管理是 LAN9253 系统设计中的一个重要方面，它直接影响到设备的功耗、散热和整体系统成本。LAN9253 支持多种电源模式，以适应不同的应用场景和功耗需求。

9.1 电源模式

LAN9253 提供了灵活的电源管理功能，允许用户根据应用需求在性能和功耗之间进行权衡。

9.1.1 正常工作模式 (Normal Operation Mode)这是芯片的默认工作模式，所有功能模块（EtherCAT 从站控制器、两个以太网 PHY、PDI 接口）都处于活动状态。

• 特点： 提供最高性能和数据吞吐量。

• 功耗： 功耗最高，具体取决于以太网链路的速度（10 Mbps 或 100 Mbps）和数据传输活动。在 100 Mbps 全双工模式下，功耗通常最高。

• 应用： 适用于需要持续实时通信和高性能 EtherCAT 功能的应用。

9.1.2 低功耗模式 (Low Power Mode / Standby Mode)在此模式下，可以部分或完全禁用以太网 PHY，从而显著降低功耗。EtherCAT 从站控制器 (ESC) 和过程数据接口 (PDI) 通常保持活动状态，允许主机处理器继续访问 DPRAM 和寄存器。

• 特点： 降低功耗，但以太网通信可能中断或受限。

• 控制： 可以通过写入 PHY 寄存器或 ESC 寄存器来控制 PHY 的低功耗状态。例如，可以将 PHY 置于软件掉电模式。

• 功耗： 功耗远低于正常工作模式。

• 应用： 适用于需要间歇性以太网通信或在不活动期间节省功耗的应用，例如在设备待机或仅进行本地处理时。

9.1.3 掉电模式 (Power Down Mode)这是最低功耗模式，芯片的大部分功能模块都被关闭，仅保留极少数用于唤醒的逻辑。

• 特点： 功耗降至微瓦级别。

• 控制： 通常通过拉低特定的控制引脚或写入特定的寄存器来进入。

• 唤醒： 唤醒通常通过外部中断、GPIO 触发或重新复位芯片来实现。

• 功耗： 极低。

• 应用： 适用于电池供电系统或需要长时间待机以节省能源的应用。

9.1.4 节能以太网 (Energy Efficient Ethernet, EEE)如果 LAN9253 的 PHY 支持 EEE (IEEE 802.3az) 标准，那么在链路空闲时，PHY 可以自动进入低功耗空闲模式，从而在不中断链路连接的情况下降低功耗。

• 特点： 自动节能，无需主机处理器干预。

• 功耗： 在链路空闲时显著降低。

• 应用： 适用于对功耗敏感但需要保持链路连接的应用。

设计人员应根据实际应用场景和功耗预算，合理选择和管理 LAN9253 的电源模式。通过在不活动时切换到低功耗模式，可以有效降低整个系统的能耗。

9.2 功耗优化

除了选择合适的电源模式，还有其他一些设计实践可以帮助优化 LAN9253 的功耗。

9.2.1 电源设计

• 高效稳压器： 使用高效率的开关稳压器 (Buck Converter) 为 LAN9253 提供 3.3V (VDD33A, VDD33D) 和 VDDIO 电源。线性稳压器 (LDO) 虽然简单，但在压差较大时效率较低，会产生更多热量。

• 去耦电容： 在所有电源引脚附近放置足够的去耦电容。这有助于稳定电源电压，减少电源噪声，并为瞬态电流需求提供局部电荷存储。通常需要不同容量的电容（如 0.1 µF 和 10 µF）组合使用。

• 电源层/平面： 在 PCB 设计中，使用专用的电源层和接地层，以提供低阻抗的电源分配网络，并减少电源噪声。

9.2.2 PDI 接口优化

• 最小化活动： 主机处理器应仅在需要时才通过 PDI 接口访问 LAN9253 的 DPRAM 和寄存器。频繁的读写操作会增加 PDI 接口的功耗。

• 中断驱动： 利用 PDI_INTn 中断引脚。主机处理器可以在接收到中断后才唤醒并处理数据，而不是持续轮询，从而节省功耗。

9.2.3 未使用引脚处理

• 浮空引脚： 对于未使用的输入引脚，应根据数据手册的建议进行处理，通常是上拉或下拉到确定的逻辑电平，以避免浮空引脚引起的额外功耗和噪声。

• 未使用 PHY： 如果只使用一个以太网端口，可以将未使用的 PHY 置于掉电模式，以节省功耗。

9.2.4 温度管理

• 散热设计： 尽管 LAN9253 的功耗相对较低，但在紧凑的工业外壳中，仍然需要考虑良好的散热设计，以确保芯片在推荐工作温度范围内运行。这可能包括使用散热片、优化 PCB 散热路径或改善外壳通风。

• 环境温度： 确保设备在运行时，环境温度保持在 LAN9253 的推荐工作温度范围 (-40°C 至 +85°C) 内。

通过综合考虑这些电源管理和功耗优化策略，设计人员可以确保基于 LAN9253 的 EtherCAT 从站设备在满足性能要求的同时，实现最佳的能效。

10. 应用电路设计指南

正确设计 LAN9253 的应用电路对于确保其性能、可靠性和电磁兼容性 (EMC) 至关重要。本节将提供电源、时钟、PHY 接口和 PDI 接口的设计考虑。

10.1 典型应用电路图

一个典型的 LAN9253 应用电路将包括以下主要部分：电源管理、时钟源、EtherCAT PHY 接口（与 RJ45 连接器和磁性元件连接）、过程数据接口 (PDI) 与主机微控制器连接，以及 EEPROM 接口。

电路图关键组成部分：

• 电源部分： 包含 3.3V 稳压器（用于 VDD33A/VDD33D）、1.8V/2.5V/3.3V 稳压器（用于 VDDIO），以及所有电源引脚上的去耦电容。VDD12 引脚通常直接连接到去耦电容。

• 时钟部分： 25 MHz 晶体振荡器及其负载电容连接到 XTAL1/XTAL2 引脚。

• PHY 接口部分： 两个 PHY 的差分数据对 (RXD/TXD) 通过交流耦合电容和共模扼流圈连接到以太网磁性元件（网络变压器）。磁性元件再连接到 RJ45 连接器。RJ45 连接器附近通常有 ESD 保护器件。LED 引脚连接到外部 LED。

• PDI 接口部分： 根据选择的模式（SPI 或并行），将相应的引脚连接到主机微控制器的 GPIO。PDI_INTn 中断引脚连接到微控制器的中断输入。

• EEPROM 接口部分： EEPROM_SDA 和 EEPROM_SCL 引脚连接到外部 I2C EEPROM，并带有 I2C 上拉电阻。

• 复位部分： nRST 引脚连接到微控制器的复位输出或外部复位 IC。

• 模式选择： MODE_SEL0 和 MODE_SEL1 引脚通过电阻上拉或下拉到 VDDIO 或 VSS，以配置 PDI 模式。

10.2 电源设计考虑

电源的稳定性和纯净度对 LAN9253 的性能至关重要，特别是对于模拟 PHY 和 PLL。

10.2.1 电源轨

• VDD33A (模拟 3.3V)： 必须提供一个干净、低噪声的 3.3V 电源。建议使用独立的 LDO 或经过良好滤波的开关稳压器输出。

• VDD33D (数字 3.3V)： 为数字逻辑供电，可以与 VDD33A 来自同一个 3.3V 源，但应通过独立的滤波和去耦措施来隔离噪声。

• VDDIO (I/O 电源)： 可根据主机微控制器的 I/O 电压选择 1.8V、2.5V 或 3.3V。确保 VDDIO 的电压在推荐范围内。

• VDD12 (内部 1.2V)： 这是内部稳压器输出，通常只需要一个去耦电容。不要尝试从外部为 VDD12 供电。

10.2.2 去耦电容

• 多层次去耦： 在每个电源引脚附近放置多层次的去耦电容。

• 高频去耦： 0.1 µF (100 nF) 或 0.01 µF (10 nF) 的陶瓷电容，尽可能靠近引脚放置，用于抑制高频噪声。

• 中频去耦： 1 µF 或 4.7 µF 的陶瓷电容，用于抑制中频噪声。

• 低频去耦/大容量： 10 µF 或更大的电解电容/钽电容，放置在电源入口处，用于稳定电源并提供瞬态电流。

• 接地： 所有去耦电容的接地端都应连接到低阻抗的接地平面。

10.2.3 电源平面和接地

• 专用电源层/平面： 在多层 PCB 设计中，为 3.3V 和 VDDIO 分配独立的电源层或大面积的电源平面，以提供低阻抗的电源分配网络。

• 大面积接地平面： 使用一个完整的大面积接地平面，以提供低阻抗的返回路径，并帮助抑制噪声和改善 EMC 性能。

• 模拟/数字接地隔离： 尽管最终所有接地都应连接到公共接地，但在敏感的模拟区域（如 PHY 和晶体附近），可以采用“星形接地”或“单点接地”的原则，将模拟接地和数字接地在一点汇合，以减少数字噪声对模拟电路的干扰。

10.3 时钟设计考虑

时钟信号的质量直接影响到 LAN9253 的性能，特别是 EtherCAT 的分布式时钟精度和以太网 PHY 的误码率。

10.3.1 晶体选择和布局

• 晶体类型： 选择高质量的 25 MHz 晶体振荡器，具有低等效串联电阻 (ESR) 和适当的负载电容。

• 布局： 晶体及其负载电容应尽可能靠近 LAN9253 的 XTAL1 和 XTAL2 引脚放置。

• 走线： 晶体走线应短而直，避免交叉，并远离高速数字信号线和噪声源。在晶体走线下方应有完整的接地平面。

• 接地： 负载电容的接地端应直接连接到晶体附近的接地平面。

10.3.2 外部时钟输入

• 如果使用外部时钟源，确保其信号质量（抖动、上升/下降时间、占空比）满足数据手册要求。

• 时钟信号走线应进行阻抗匹配，并使用适当的端接电阻，以减少反射。

10.4 PHY 接口设计考虑 (磁性元件、ESD 保护)

PHY 接口是与外部世界连接的关键，需要特别关注信号完整性、隔离和保护。

10.4.1 磁性元件

• 选择： 选择符合 IEEE 802.3 标准的 10/100BASE-TX 兼容磁性模块。这些模块通常集成在 RJ45 连接器内部，或作为独立的变压器阵列。

• 隔离： 磁性元件提供电气隔离，这是以太网规范的要求，也是保护芯片免受外部瞬态电压的关键。

• 共模扼流圈： 磁性模块通常包含共模扼流圈，用于抑制共模噪声，提高 EMC 性能。

• 布局： 磁性元件应尽可能靠近 LAN9253 的 PHY 差分对引脚放置。

10.4.2 差分信号走线

• 阻抗控制： RXD P/N 和 TXD P/N 是差分信号对，需要严格控制其差分阻抗为 100 欧姆。这通常通过调整走线宽度、间距和参考平面来实现。

• 等长走线： 差分对内的两条走线应尽可能等长，以避免时序偏差和共模噪声转换。

• 交流耦合电容： 在 PHY 的差分对引脚和磁性元件之间，需要放置 49.9 欧姆的匹配电阻和 100 nF 的交流耦合电容。这些电容用于阻断直流分量，并确保信号的交流特性。

• 共模扼流圈： 尽管磁性元件内部通常有共模扼流圈，但在某些应用中，可能需要在 PHY 差分对和磁性元件之间额外添加共模扼流圈，以进一步提高共模噪声抑制能力。

• 参考平面： 差分走线下方应有完整的接地平面作为参考。

10.4.3 ESD 保护

• TVS 器件： 在 RJ45 连接器和磁性元件之间，靠近 RJ45 连接器放置瞬态电压抑制器 (TVS) 二极管阵列，以提供额外的 ESD 保护。选择低钳位电压、快速响应时间的 TVS 器件。

• 接地： TVS 器件的接地应直接连接到系统的保护接地或机壳接地。

10.4.4 LED 指示灯

• LEDx_LINK/ACT 和 LEDx_100 引脚可以直接驱动外部 LED。通常需要一个限流电阻串联在 LED 和电源之间。

10.5 PDI 接口设计考虑

PDI 接口连接 LAN9253 和主机微控制器，其设计取决于所选的 PDI 模式。

10.5.1 SPI 模式

• 信号完整性： SPI_CLK 频率可达 50 MHz，因此 SPI 信号走线应尽可能短，并避免与其他高速信号线交叉。

• 阻抗匹配： 对于高速 SPI，可能需要考虑信号线上的串联电阻或并联端接电阻，以减少反射和振铃。

• 电平转换： 如果主机微控制器的 I/O 电压与 VDDIO 不同，则需要进行电平转换。

10.5.2 并行总线模式

• 总线宽度： 根据选择的 8 位或 16 位模式，连接相应数量的数据线 (D[7:0] 或 D[15:0]) 和地址线 (A[2:0])。

• 走线长度： 所有数据线、地址线和控制线 (nRD, nWR, nCS) 应尽可能等长，以避免时序偏差。

• 信号完整性： 对于并行总线，串扰和地弹是常见问题。应使用适当的走线间距、参考平面和去耦电容来缓解这些问题。

• 端接： 对于较长的并行总线，可能需要考虑端接电阻来抑制反射。

10.5.3 PDI_INTn 中断

• PDI_INTn 引脚应连接到主机微控制器的外部中断输入。

• 通常需要一个上拉电阻，因为 PDI_INTn 是开漏输出或推挽输出（根据配置）。

10.5.4 模式选择引脚 (MODE_SEL0, MODE_SEL1)

• 这些引脚在复位时被采样，用于配置 PDI 模式。它们通常通过 10 kΩ 左右的电阻上拉到 VDDIO 或下拉到 VSS，以设置所需的逻辑电平。

10.6 EEPROM 接口设计考虑

EEPROM 接口是标准的 I2C 接口。

• 上拉电阻： EEPROM_SDA 和 EEPROM_SCL 引脚需要外部上拉电阻（通常为 2.2 kΩ 至 10 kΩ，取决于总线电容和速度）连接到 VDDIO。

• 布局： EEPROM 应尽可能靠近 LAN9253 放置，以减少 I2C 总线走线长度和寄生电容。

通过仔细遵循这些设计指南，并参考 LAN9253 的数据手册和应用笔记中的具体数值和建议，设计人员可以开发出稳定、高性能且符合 EMC 标准的 EtherCAT 从站设备。

11. 封装信息

LAN9253 采用紧凑的封装，以适应空间受限的工业应用。了解封装类型、尺寸和引脚排列对于 PCB 布局和制造过程至关重要。

11.1 封装类型和尺寸

LAN9253 通常采用 QFN (Quad Flat No-lead) 封装。QFN 封装是一种无引脚封装，其引脚通过封装底部的焊盘与 PCB 连接。这种封装类型具有以下优点：

• 尺寸紧凑： QFN 封装的尺寸通常非常小，有助于节省 PCB 空间。

• 热性能好： 封装底部通常有一个大的暴露式散热焊盘，可以直接连接到 PCB 的接地平面，有助于芯片散热。

• 低电感： 无引脚设计减少了引线电感，有利于高速信号传输。

具体的封装型号和尺寸会在数据手册中详细说明。例如，常见的 QFN 封装尺寸可能是：

• 尺寸： 6 mm x 6 mm 或 8 mm x 8 mm。

• 引脚数量： 例如，48 引脚 QFN 或 64 引脚 QFN。

• 引脚间距 (Pitch)： 通常为 0.5 mm。

详细说明：封装信息是 PCB 设计工程师进行器件选型、封装库创建和 PCB 布局时的关键数据。精确的封装尺寸、焊盘尺寸、引脚间距以及散热焊盘的尺寸和位置都必须严格遵循数据手册的规定。QFN 封装的无引脚特性要求在 PCB 上设计相应的焊盘模式，并通过丝印层指示器件的放置方向。

11.2 焊接指南

QFN 封装的焊接需要采用特定的回流焊工艺，以确保焊盘与 PCB 焊盘之间形成可靠的连接。

11.2.1 焊盘设计

• 非焊盘定义 (NSMD) 或焊盘定义 (SMD)： 通常建议使用 NSMD 焊盘设计，即阻焊层开口小于铜焊盘，以提供更好的焊点可靠性。

• 散热焊盘： QFN 封装底部通常有一个大的暴露式散热焊盘。这个焊盘应连接到 PCB 的接地平面，并通过多个热过孔 (Thermal Via) 连接到内部接地层，以有效地将芯片产生的热量传导出去。热过孔的数量和尺寸应根据热设计要求进行优化。

11.2.2 锡膏印刷

• 钢网设计： 锡膏印刷钢网的开口设计对于 QFN 封装至关重要。对于外围引脚，开口应与焊盘匹配。对于中央散热焊盘，通常会采用阵列式的开口，以避免锡膏在回流焊时形成气泡或导致器件浮起。

• 锡膏量： 锡膏的厚度和印刷量需要精确控制，以确保形成足够的焊点高度和强度。

11.2.3 回流焊曲线

• 温度曲线： 必须使用符合锡膏制造商和器件制造商推荐的回流焊温度曲线。这包括预热区、浸润区、回流区和冷却区。

• 峰值温度和时间： 确保峰值温度和在峰值温度以上的时间在器件的最大额定值之内，以避免对芯片造成热损伤。

• 氮气环境： 在某些情况下，使用氮气回流焊环境可以减少氧化，提高焊点质量。

11.2.4 质量检查

• X 射线检测： 由于 QFN 焊点位于封装下方，无法通过目视检查。通常需要使用 X 射线检测来验证焊点的质量，包括是否存在空洞、短路或开路。

• AOI (自动光学检测)： AOI 可以用于检查器件的对齐和锡膏印刷质量，但无法完全替代 X 射线检测。

正确的封装信息和焊接指南对于确保 LAN9253 在 PCB 上的可靠安装和长期运行至关重要。设计人员和制造工程师应密切合作，确保遵循所有相关的设计和制造规范。

12. 可靠性和环境信息

LAN9253 作为一款面向工业应用的芯片，其可靠性和在恶劣环境下的性能至关重要。本节将介绍其工作温度范围、存储温度范围以及 ESD 保护等级。

12.1 工作温度范围

工作温度范围定义了芯片在通电并正常工作时所能承受的环境温度。LAN9253 通常支持工业级温度范围。

• 工业级温度范围： -40°C 至 +85°C。

详细说明：这个温度范围表明 LAN9253 能够在从极寒到高温的广泛工业环境中稳定运行。在设计系统时，必须确保芯片在最坏情况下的环境温度和自身发热所导致的结温 (Junction Temperature) 都保持在这个范围之内。结温是芯片内部半导体 PN 结的温度，它通常高于环境温度。设计人员需要进行热分析，计算芯片的功耗和封装的热阻，以确保结温不超过芯片的最大允许结温。良好的散热设计（如散热片、PCB 散热路径、外壳通风）对于在高温环境下保持芯片的可靠性至关重要。

12.2 存储温度范围

存储温度范围定义了芯片在非通电状态下所能承受的存储和运输温度。

• 存储温度范围： -65°C 至 +150°C。

详细说明：存储温度范围通常比工作温度范围更宽，因为它不涉及芯片的电气活动和功耗。这个范围确保芯片在运输和存储过程中不会因极端温度而受到物理或电气损伤。在实际操作中，应避免将芯片长时间暴露在存储温度范围的极限值，并确保存储环境的湿度也得到控制，以防止潮湿敏感性问题。

12.3 ESD 保护

静电放电 (ESD) 是电子元件的主要威胁之一，可能导致芯片损伤或功能失效。LAN9253 内部集成了 ESD 保护电路，以增强其对静电放电的耐受能力。

• 人体模型 (Human Body Model, HBM) ESD 保护： 通常为 2000V 或更高。

• 充电器件模型 (Charged Device Model, CDM) ESD 保护： 通常为 500V 或更高。

详细说明：HBM 模拟了人体在接触芯片时释放的静电能量，而 CDM 模拟了芯片自身因摩擦带电后接触接地物体时释放的能量。这些 ESD 保护等级表明了芯片在实验室测试条件下对静电放电的耐受能力。然而，在实际生产、组装和现场安装过程中，仍然需要严格遵守 ESD 防护措施，例如：

• 佩戴防静电腕带和脚带： 确保操作人员与接地连接。

• 使用防静电工作台和工具： 确保工作区域的所有表面和工具都是防静电的。

• 防静电包装： 芯片在运输和存储时应使用防静电袋或托盘。

• 接地： 设备外壳和所有暴露的金属部件应正确接地。

• 外部 ESD 保护： 尽管芯片内部有 ESD 保护，但在敏感的外部接口（如以太网 RJ45 连接器）上，通常建议添加额外的外部瞬态电压抑制器 (TVS) 二极管，以满足更严格的系统级 ESD 标准（如 IEC 61000-4-2）。这些外部保护器件应尽可能靠近接口放置，并具有低钳位电压和快速响应时间。

通过综合内部 ESD 保护和外部防护措施，可以最大限度地降低静电放电对 LAN9253 和整个系统造成的风险，从而提高产品的可靠性和使用寿命。

13. 软件和固件支持

LAN9253 作为一个 EtherCAT 从站控制器，其功能实现离不开相应的软件和固件支持。主机微控制器上运行的固件负责与 LAN9253 交互，实现 EtherCAT 协议栈的功能，并处理应用层逻辑。

13.1 EtherCAT 协议栈

EtherCAT 协议栈是在主机微控制器上运行的软件模块，它负责管理 EtherCAT 通信的各个层面，从底层的数据传输到高层的应用服务。

13.1.1 协议栈的功能

• PDI 接口驱动： 协议栈的底层负责通过 SPI 或并行总线与 LAN9253 进行通信，读写其内部的 DPRAM 和寄存器。这包括处理 PDI_INTn 中断，以响应 ESC 产生的事件。

• AL 状态机管理： 协议栈根据主站的指令和内部事件，管理从站的状态机（INIT, PRE-OPERATIONAL, SAFE-OPERATIONAL, OPERATIONAL），并确保在正确的状态下执行相应的操作。

• SyncManager 管理： 根据 EtherCAT 配置工具生成的 SyncManager 配置，协议栈负责管理 DPRAM 中过程数据和邮箱数据的读写。它确保数据与 EtherCAT 循环同步，并处理数据一致性。

• 邮箱协议处理： 对于 CoE (CANopen over EtherCAT)、FoE (File over EtherCAT) 和 EoE (Ethernet over EtherCAT) 等邮箱协议，协议栈负责解析和生成相应的协议帧，并提供 API 供应用层访问对象字典、进行固件更新或传输以太网数据。

• 分布式时钟 (DC) 同步： 协议栈与 ESC 的 DCU 协同工作，确保主机微控制器的应用逻辑与 EtherCAT 网络实现高精度时间同步。这可能包括根据 SYNC0/SYNC1 脉冲触发外部硬件操作。

• 对象字典 (Object Dictionary)： 协议栈通常会实现一个对象字典，它是从站设备所有可配置参数、过程数据和诊断信息的集合。主站通过对象字典来配置和管理从站。

• 错误处理和诊断： 协议栈负责监控 ESC 的错误寄存器，处理 EtherCAT 错误，并向应用层报告诊断信息。

13.1.2 协议栈的来源

• 第三方 EtherCAT 协议栈： 许多公司提供商业化的 EtherCAT 从站协议栈，如 Beckhoff 的 EtherCAT Slave Stack Code (SSC) 或其他供应商的解决方案。这些协议栈通常经过认证，并提供完整的 EtherCAT 功能和良好的兼容性。

• 开源协议栈： 也有一些开源的 EtherCAT 协议栈可供选择，但可能需要更多的开发和验证工作。

• Microchip 提供的示例代码/驱动： Microchip 通常会为 LAN9253 提供示例代码或基本驱动，帮助开发者快速启动项目。

13.2 驱动程序

为了使主机微控制器能够与 LAN9253 进行通信，需要编写相应的硬件抽象层 (HAL) 和驱动程序。

13.2.1 PDI 驱动

• SPI 驱动： 如果选择 SPI 模式，需要编写 SPI 主机驱动，负责控制 SPI_CSn、SPI_CLK、SPI_MOSI 和 SPI_MISO 引脚，实现对 LAN9253 寄存器和 DPRAM 的读写操作。

• 并行总线驱动： 如果选择并行总线模式，需要编写并行总线驱动，负责控制数据线、地址线、读写使能和片选信号，实现对 LAN9253 寄存器和 DPRAM 的读写操作。

• 中断处理： PDI_INTn 中断引脚的驱动程序负责配置微控制器的中断控制器，并在接收到中断时调用相应的 EtherCAT 协议栈处理函数。

13.2.2 EEPROM 驱动

• 如果需要通过主机微控制器访问外部 EEPROM，则需要编写 I2C 驱动来控制 EEPROM_SDA 和 EEPROM_SCL 引脚，实现对 EEPROM 的读写操作。

13.2.3 固件开发环境

• IDE 和编译器： 使用适用于目标微控制器的集成开发环境 (IDE) 和 C/C++ 编译器。

• RTOS (实时操作系统)： 对于复杂的 EtherCAT 从站应用，通常会使用实时操作系统 (RTOS) 来管理任务调度、内存管理和通信，确保实时性能。

13.2.4 ESI 文件

• EtherCAT 从站信息 (ESI) 文件是一个 XML 格式的文件，它描述了 LAN9253 从站设备的所有功能、配置参数、过程数据映射和对象字典。

• 在开发过程中，需要使用 EtherCAT 配置工具（如 Beckhoff TwinCAT、EtherCAT Master SDK）根据 ESI 文件来配置主站和从站。

• ESI 文件通常由芯片制造商或设备制造商提供。

通过使用成熟的 EtherCAT 协议栈和编写高效的驱动程序，开发者可以快速构建功能强大、可靠的 EtherCAT 从站设备，并将其无缝集成到工业自动化系统中。

14. 调试和诊断

在 EtherCAT 从站设备的开发和部署过程中，有效的调试和诊断工具至关重要，它们能够帮助开发者快速定位和解决问题，确保设备的正常运行。

14.1 诊断工具

14.1.1 EtherCAT 主站软件

• Beckhoff TwinCAT： 这是最常用的 EtherCAT 主站软件之一，它提供了强大的配置、诊断和监控功能。通过 TwinCAT，可以扫描 EtherCAT 网络，识别连接的从站设备，加载 ESI 文件，配置过程数据和邮箱通信，并实时监控从站的状态、过程数据和诊断信息。TwinCAT 的诊断窗口可以显示 EtherCAT 帧错误、从站状态转换、SyncManager 状态等。

• 其他 EtherCAT 主站 SDK/软件： 除了 TwinCAT，还有其他供应商提供的 EtherCAT 主站软件开发工具包 (SDK) 或诊断工具，它们也提供类似的功能。

14.1.2 EtherCAT 协议分析仪

• 硬件协议分析仪： 专业的 EtherCAT 协议分析仪（如 Acontis Technologies 的 EC-Engineer 或 Hilscher 的 netANALYZER）能够捕获和解码 EtherCAT 帧，显示详细的协议信息，包括帧类型、地址、数据报内容、时间戳、CRC 错误等。它们对于分析网络通信问题、时序问题和协议一致性问题非常有用。

• 软件协议分析仪： 一些主站软件也可能包含基本的软件协议分析功能，但通常不如专用的硬件分析仪强大。

14.1.3 示波器和逻辑分析仪

• 示波器： 用于检查 LAN9253 的电源电压、时钟信号质量、复位信号以及 PDI 接口（SPI/并行）的信号完整性。可以用于调试硬件层面的问题，如信号反射、振铃、噪声或时序不满足。

• 逻辑分析仪： 对于 PDI 接口的调试，逻辑分析仪非常有用。它可以同时捕获多个数字信号，并以波形或列表形式显示它们之间的时序关系，从而帮助开发者验证 SPI 或并行总线的读写操作是否正确。

14.1.4 JTAG/SWD 调试器

• 如果主机微控制器支持 JTAG 或 SWD 接口，可以使用相应的调试器来在线调试微控制器上的固件，包括单步执行代码、设置断点、查看变量和寄存器值。这对于调试 EtherCAT 协议栈和应用层逻辑非常重要。

14.2 错误处理

LAN9253 的 ESC 内部提供了丰富的错误检测和报告机制。主机固件需要能够读取和处理这些错误信息。

14.2.1 ESC 错误寄存器

• AL Status Code (0x0134)： 该寄存器提供从站当前状态的详细错误代码。例如，如果从站无法进入 OPERATIONAL 状态，这个代码会指示具体的原因（如 SyncManager 配置错误、看门狗超时等）。

• 错误计数器： ESC 内部有多个错误计数器，例如 RX 错误计数器、CRC 错误计数器、PHY 错误计数器等。通过读取这些计数器，可以了解网络通信中是否存在持续的错误。

• PDI 错误状态： 报告 PDI 接口的错误，如 SPI 帧错误或并行总线访问错误。

14.2.2 错误处理策略

• 中断驱动： 利用 PDI_INTn 中断，当 ESC 报告错误事件时，主机微控制器可以立即响应并读取相应的错误寄存器。

• 日志记录： 在固件中实现错误日志记录功能，将检测到的错误代码、时间戳和相关上下文信息存储起来，以便后续分析。

• 错误恢复： 根据错误类型，固件应实现相应的错误恢复策略。例如，对于瞬时网络错误，可以尝试重新建立链路；对于严重错误，可能需要将从站切换到安全状态 (SAFE-OPERATIONAL) 或复位。

• 诊断输出： 通过串口、LED 指示灯或 EtherCAT 邮箱（如 CoE 诊断对象）向外部报告错误信息，方便用户进行故障排除。

14.2.3 ESI 文件中的诊断信息

• ESI 文件中可以定义诊断对象字典条目，允许主站通过 CoE 协议读取从站的详细诊断信息。这使得主站能够远程监控从站的健康状况和错误状态。

通过结合使用各种诊断工具和实现 robust 的错误处理机制，开发者可以有效地调试和维护基于 LAN9253 的 EtherCAT 从站设备，确保其在工业应用中的高可靠性。

15. 修订历史