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74hc164引脚图及功能

来源：

2025-07-25

类别：基础知识

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74HC164：串行输入并行输出移位寄存器的深度解析

74HC164是一款广泛应用于数字逻辑电路中的集成电路，属于74HC系列（高速CMOS逻辑系列）的一员。它扮演着串行输入、并行输出8位移位寄存器的角色，在许多需要数据转换、信号控制或扩展I/O的应用中都至关重要。本文将从多个维度深入剖析74HC164，包括其基本概念、引脚图、功能特性、内部结构、工作原理、电气参数、应用场景、与其他类似器件的比较，以及在使用过程中需要注意的事项。

第一章：数字逻辑基础与74HC系列概述

在深入了解74HC164之前，有必要回顾一下数字逻辑电路的基本概念以及74HC系列集成电路的特点。这些背景知识将有助于我们更好地理解74HC164在整个数字系统中的定位和作用。

1.1 数字逻辑电路的基本概念

数字逻辑电路是构成数字系统的基础，它们处理离散的数字信号，通常表示为高电平（逻辑1）和低电平（逻辑0）。最基本的数字逻辑元件包括门电路（AND、OR、NOT、NAND、NOR、XOR、XNOR）、触发器、寄存器、计数器等。移位寄存器，如74HC164，就是一种重要的时序逻辑电路，它能够存储和移动数字数据。

1.2 74系列集成电路的发展

74系列集成电路是半导体历史上最成功的逻辑系列之一，由德州仪器（Texas Instruments）于1964年推出。最初的74系列采用TTL（晶体管-晶体管逻辑）技术，具有较高的速度和抗噪声能力，但功耗相对较高。随着技术的发展，出现了各种改进型，如LS（低功耗肖特基）、ALS（先进低功耗肖特基）等。

1.3 CMOS技术与74HC系列

CMOS（互补金属氧化物半导体）技术在20世纪70年代末开始崭露头角，并逐渐取代TTL成为主流。CMOS电路的优势在于其极低的静态功耗和宽泛的工作电压范围。74HC系列是74系列逻辑器件中基于CMOS技术的一个重要分支，它兼容TTL引脚，但具有CMOS的优点，如：

低功耗： 静态功耗极低，尤其适合电池供电的应用。
高抗噪声能力： 输入噪声容限大，不易受外部干扰影响。
宽工作电压范围： 通常可在2V至6V的电源电压下工作。
高扇出能力： 每个输出可以驱动更多的输入端。
更高的速度： 相较于早期CMOS系列（如4000系列），HC系列具有更快的传播延迟。

74HC164正是74HC系列中的典型代表，它继承了CMOS技术的这些优良特性，使其成为许多数字电路设计中的首选器件。

第二章：74HC164引脚图及其功能详解

74HC164通常采用14引脚的DIP（双列直插式）封装或SOIC（小外形集成电路）封装，具体封装形式取决于制造商和应用需求。理解每个引脚的功能是正确使用该器件的关键。

2.1 74HC164引脚分布图

为了方便理解，这里提供一个典型的74HC164引脚分布图（以DIP-14封装为例）：

    ____ ____
QA  |1    /   14| VCC
QB  |2    _    13| CLR
QC  |3   |_|   12| D
QD  |4         11| CLK
QE  |5         10| B
QF  |6          9| A
QG  |7          8| GND
    |____ ____|

2.2 各引脚功能详细说明

以下是对74HC164各个引脚功能的详细解释：

2.2.1 VCC (引脚14)：电源正极

功能： 这是集成电路的供电引脚，连接到正电源电压。74HC系列器件通常支持2V至6V的电源电压范围。
重要性： 提供稳定的电源是器件正常工作的基本前提。电源电压过低可能导致逻辑电平不稳定或无法正常工作，过高则可能损坏器件。
注意事项： 为了确保电源的稳定性，通常建议在VCC引脚附近并联一个0.1μF至0.01μF的去耦电容（陶瓷电容），以滤除电源中的高频噪声和纹波，防止电源瞬间波动对器件造成影响。

2.2.2 GND (引脚8)：接地

功能： 这是集成电路的公共接地端，连接到电路的负电源或参考地。
重要性： 提供稳定的参考电位，确保逻辑电平的正确识别。
注意事项： 所有数字电路都必须有一个共同的接地参考点，以避免“地环路”效应和信号完整性问题。

2.2.3 CLK (引脚11)：时钟输入

功能： 时钟输入引脚。74HC164是一个同步时序器件，其内部状态的改变（数据移位）是在时钟信号的上升沿触发的。
重要性： 时钟信号的质量（频率、占空比、边沿陡峭度）直接影响移位寄存器的稳定性和可靠性。一个干净、稳定的时钟信号是关键。
工作原理： 在每个时钟脉冲的上升沿，串行输入数据（由A和B引脚决定）将被加载到寄存器的第一个触发器中，同时，寄存器中已有的数据会向下一个触发器移位。
注意事项：

建立时间（Setup Time, t_su）： 数据输入信号在时钟上升沿到来之前必须保持稳定的最短时间。如果数据在建立时间内发生变化，可能会导致数据无法正确捕获。
保持时间（Hold Time, t_h）： 数据输入信号在时钟上升沿之后必须保持稳定的最短时间。如果数据在保持时间内发生变化，也可能导致数据错误。
时钟频率： 不能超过器件的最大工作频率，否则可能导致数据无法正确传播。
时钟抖动： 时钟信号的抖动（Jitter）会影响时序的精确性，应尽量减小。

2.2.4 CLR (引脚13)：清零输入 (低电平有效)

功能： 异步清零输入引脚。当CLR引脚为低电平（逻辑0）时，无论时钟信号如何，所有的并行输出QA至QH都将被强制清零到低电平（逻辑0）。当CLR引脚为高电平（逻辑1）时，清零功能被禁用，器件正常工作，移位寄存器按时钟和数据输入信号进行操作。
重要性： 提供了一种快速重置移位寄存器状态的方法，通常用于初始化或错误恢复。
工作模式：

异步清零： 清零操作与时钟信号无关，一旦CLR变为低电平，清零操作立即发生。
正常工作模式： CLR必须保持高电平。

注意事项： 在正常操作期间，CLR引脚应连接到VCC（高电平）或通过一个上拉电阻连接到VCC，以确保其处于非激活状态。如果在数据移位过程中CLR意外变为低电平，将导致数据丢失。

2.2.5 A (引脚9) 和 B (引脚10)：串行数据输入

功能： 这两个引脚是串行数据输入端，它们内部连接到一个与门（AND Gate）。移位寄存器实际接收的数据是A和B引脚逻辑相与的结果。即，只有当A和B都为高电平（逻辑1）时，串行输入才被认为是高电平1；否则，任何一个为低电平，串行输入都为低电平0。
重要性： 这种双数据输入设计提供了更大的灵活性。

单数据输入模式： 通常情况下，一个引脚（例如A）用于接收串行数据，另一个引脚（例如B）则常连接到VCC（高电平），使其作为使能端或简单的透明数据路径。
数据门控模式： 两个输入都可以用作数据输入，只有当两个输入都为高电平时，数据才能移入。这可以用于实现数据同步或条件数据加载。

工作原理： 在每个时钟上升沿，A和B的逻辑与结果被送入寄存器的第一级触发器。
注意事项： 在不使用一个输入端时，例如只使用A作为数据输入，B端务必连接到VCC，而不是悬空，以防止噪声干扰和不确定的逻辑状态。悬空输入在CMOS器件中尤其危险，可能导致额外的功耗或不稳定的操作。

2.2.6 QA, QB, QC, QD, QE, QF, QG, QH (引脚1, 2, 3, 4, 5, 6, 7)：并行数据输出

功能： 这八个引脚是移位寄存器的并行输出端。QA是第一个输出位（对应寄存器的第一个触发器），QH是第八个输出位（对应寄存器的最后一个触发器）。
重要性： 74HC164的核心功能就在于将串行输入的数据转换为并行输出，使得串行传输的数据可以被并行处理或驱动多个并行负载。
工作原理： 每当一个时钟上升沿到来，数据会从QA向QH的方向依次移位。例如，在第一个时钟上升沿，串行输入的数据（A与B的AND结果）出现在QA端；在第二个时钟上升沿，QA的数据移到QB，新的串行数据出现在QA端，依此类推。
应用： 这些并行输出可以直接连接到LED灯、七段显示器、继电器驱动器、微控制器输入端口或其他数字逻辑电路。
注意事项： 74HC系列器件的输出通常具有较高的驱动能力，但仍需注意不要超过其最大输出电流，否则可能损坏器件或导致输出电压下降。驱动大电流负载时，应考虑使用适当的驱动电路。

第三章：74HC164的内部结构与工作原理

理解74HC164的内部结构和工作原理，对于故障排除和高级应用设计至关重要。

3.1 内部结构概述

74HC164的内部结构主要由以下几个部分组成：

串行输入与门： 接收A和B两个串行数据输入，并进行逻辑与操作，生成最终的串行输入数据。
八级D型触发器链： 这是移位寄存器的核心，由八个串联的D型触发器组成。每个触发器的输出连接到下一个触发器的D输入。
时钟缓冲器与控制逻辑： 负责处理时钟信号，确保其上升沿的准确性和稳定性，并将时钟信号同步地分配给所有D型触发器。
异步清零逻辑： 负责处理CLR信号，当CLR为低电平时，强制所有触发器清零。

3.2 D型触发器：移位寄存器的基石

D型触发器（D-Flip-Flop）是移位寄存器最基本的存储单元。一个D型触发器有数据输入D、时钟输入CLK和输出Q。它的工作原理是：在时钟的某个有效沿（通常是上升沿）到来时，D输入端的数据被锁存到触发器中，并立即出现在Q输出端。在时钟有效沿之外的时间，Q输出保持不变。

3.3 移位寄存器的工作原理

74HC164的8位移位寄存器是一个“串行输入，并行输出”的结构。其工作原理可以概括为：

数据输入： 串行数据通过A和B引脚输入，经过内部的与门逻辑处理后，成为D0（第一级D型触发器的D输入）。
时钟触发： 当时钟CLK引脚接收到一个上升沿时，以下事件同时发生：

当前的D0数据被锁存到第一个D型触发器中，其输出QA更新为D0的值。
同时，第一个触发器QA的旧数据被移位到第二个触发器中，其输出QB更新为QA的旧值。
以此类推，每个触发器的输出都被移位到下一个触发器中，直到第八个触发器（QG的数据移位到QH）。
旧的QH数据则被移出寄存器，丢失。

并行输出： QA到QH这八个输出引脚实时反映了移位寄存器当前存储的8位数据。在每个时钟上升沿后，这8位数据会发生更新。
异步清零： 如果CLR引脚变为低电平，所有内部触发器无论当前状态和时钟信号如何，都会立即被清零，导致QA到QH的所有输出变为低电平。当CLR恢复高电平时，器件恢复正常工作。

3.4 时序图解析

为了更直观地理解74HC164的工作原理，我们需要分析其时序图。时序图展示了各个信号（CLK, A, B, CLR, QA-QH）随时间变化的波形以及它们之间的时序关系。

（此处应包含一张详细的74HC164时序图，并进行逐段解释。由于文本格式限制，无法直接绘制图形，但可描述其关键点）

时序图关键点说明：

CLR信号： 在时序图开始时，CLR通常处于低电平一段时间以清零寄存器，然后切换到高电平以使能正常操作。如果CLR在工作过程中拉低，所有Q输出会立即变为0。
CLK信号： 时钟信号周期性地在低电平和高电平之间切换。移位操作发生在CLK的上升沿。
A和B信号： 在CLK上升沿到来之前，A和B引脚上的数据必须稳定（满足建立时间t_su）。在CLK上升沿之后，数据也必须保持稳定（满足保持时间t_h）。
QA信号： 在CLK上升沿到来后，A和B的与门结果会经过一个传播延迟时间（t_PLH/t_PHL）后出现在QA输出上。
QB到QH信号： 每个后续输出（QB到QH）都会在前一个输出（例如QB会跟随QA）的基础上延迟一个传播延迟时间。这意味着数据是逐级向后传播的。
数据流向： 在时序图上，可以看到数据位“10110010”是如何从A/B输入端逐渐向QA、QB...QH移位的。每个时钟周期，新的数据位进入QA，所有现有数据位向右移一位。

第四章：74HC164的电气特性与参数

了解74HC164的电气特性和参数对于正确选择器件、设计电路以及确保其可靠运行至关重要。这些参数通常在制造商的数据手册中详细列出。

4.1 绝对最大额定值（Absolute Maximum Ratings）

绝对最大额定值定义了器件在不发生永久性损坏的情况下可以承受的最大应力。超过这些值可能导致器件失效。

电源电压 (VCC)： 通常为-0.5V至+7V。
输入/输出电压： 通常为-0.5V至VCC+0.5V。
输入/输出电流： 例如，DC输入电流、DC输出电流等。
功耗： 器件的最大允许功耗。
存储温度范围： 器件在非工作状态下可以安全存储的温度范围。

重要提示： 绝对最大额定值是器件不被损坏的极限，而不是推荐的工作条件。在任何情况下，器件都不应在绝对最大额定值下长时间工作。

4.2 推荐工作条件（Recommended Operating Conditions）

推荐工作条件定义了器件在正常工作和保证性能指标下的最佳环境。

电源电压 (VCC)： 通常为2.0V至6.0V。
工作温度范围： 商用级通常为-40°C至+85°C，工业级或军用级可能更宽。
输入上升/下降时间 (t_r/t_f)： 建议输入信号的上升沿和下降沿应足够快，以满足器件的时序要求，通常为数百纳秒。

4.3 直流电气特性（DC Electrical Characteristics）

这些参数描述了器件在稳态条件下的电学行为。

高电平输入电压 (VIH)： 保证识别为逻辑高电平的最小输入电压。
低电平输入电压 (VIL)： 保证识别为逻辑低电平的最大输入电压。
高电平输出电压 (VOH)： 输出高电平时保证的最小电压。
低电平输出电压 (VOL)： 输出低电平时保证的最大电压。
输入漏电流 (I_I)： 输入引脚在特定电压下的漏电流。
输出电流 (IOH/IOL)： 器件在高电平或低电平输出时可以提供的或吸收的最大电流。这决定了器件的驱动能力。
静态电源电流 (ICC)： 器件在没有开关活动时的电源电流，通常极低。

4.4 交流电气特性（AC Electrical Characteristics）

这些参数描述了器件在动态条件下的时序行为和速度。

传播延迟时间 (t_PLH/t_PHL)： 信号从输入端（如CLK、A、B）变化到输出端（如QA-QH）所需的时间。

t_PLH： 输出从低电平到高电平的传播延迟。
t_PHL： 输出从高电平到低电平的传播延迟。

建立时间 (t_su)： 数据输入在时钟有效沿到来之前必须保持稳定的最短时间。
保持时间 (t_h)： 数据输入在时钟有效沿之后必须保持稳定的最短时间。
时钟脉冲宽度 (t_w)： 时钟高电平或低电平的最小持续时间。
清零脉冲宽度 (t_w(CLR))： CLR信号保持低电平的最小持续时间，以确保清零操作完成。
最大时钟频率 (f_max)： 器件可以正常工作的最高时钟频率。
输入电容 (C_I)： 输入引脚的寄生电容。

理解这些参数的重要性：

驱动能力： IOH/IOL参数决定了74HC164可以驱动多少个后续逻辑门或LED等负载。
速度匹配： f_max和传播延迟决定了74HC164在特定应用中的速度上限，并需要与其他器件的时序要求相匹配。
稳定性： 建立时间和保持时间是确保数据被正确锁存的关键。如果不满足这些时间要求，可能导致数据错误。
功耗估算： 静态电源电流和动态功耗（与时钟频率和负载相关）有助于估算整个电路的功耗。

第五章：74HC164的典型应用场景

74HC164作为一种串行输入并行输出的移位寄存器，在许多数字系统中都有广泛的应用。其主要用途是进行串并转换，从而有效利用微控制器或处理器的少量GPIO引脚来控制更多的并行设备。

5.1 串并转换

这是74HC164最核心的功能。例如，微控制器通常只有有限的并行输出引脚，但有时需要控制大量的LED、继电器或其他并行负载。通过74HC164，微控制器可以将8位数据以串行方式发送出去，由74HC164接收并转换为并行输出，从而驱动8个负载。这大大节省了微控制器的IO口资源。

典型应用：

LED点阵显示： 驱动多达数十个甚至数百个LED的显示屏，通过行扫描和列扫描结合移位寄存器实现。
七段数码管显示： 如果是静态显示，可以使用多个74HC164来驱动多个数码管的段码和位选。
并行设备控制： 控制电磁继电器、舵机驱动器、蜂鸣器或其他需要并行输入控制的设备。
数据总线扩展： 在某些情况下，可以用于扩展数据总线，将串行数据转换为并行数据供其他并行接口芯片使用。

5.2 信号序列生成

通过巧妙地控制串行输入和时钟信号，74HC164可以用于生成特定的并行信号序列。

典型应用：

流水灯控制： 最常见的应用之一。通过不断输入“1”或“0”并移位，可以实现LED从一端到另一端的依次点亮或熄灭。例如，输入一个“1”，然后输入7个“0”，就会看到一个LED灯从QA依次亮到QH。
模式发生器： 生成复杂的并行控制模式，用于测试或驱动需要特定时序的设备。
键盘扫描： 虽然不直接用于键盘扫描的行扫描，但其原理可以与扫描逻辑结合，将扫描到的键值通过串行方式输入，再并行输出。

5.3 信号延迟与同步

在某些数字电路中，可能需要对信号进行精确的延迟或同步。74HC164的移位特性可以用于此目的。

典型应用：

时钟信号的同步： 在某些需要多个信号严格同步的系统中，可以将时钟信号通过移位寄存器传播，从而在不同阶段生成延迟的时钟信号。
数据流的同步： 确保多个数据流在某个时间点上对齐。

5.4 存储与缓存

虽然不是其主要功能，但74HC164本质上是一个8位寄存器，可以用于临时存储8位串行数据。

典型应用：

数据缓存： 在需要将串行数据临时存储一段时间，然后并行输出的场合。
数据保持： 作为数据的暂存器，直到被下级电路读取或处理。

5.5 PWM信号多路复用（间接应用）

尽管74HC164本身不直接生成PWM信号，但它可以配合微控制器和外部组件实现多路PWM输出。微控制器只需串行发送PWM占空比信息，74HC164将其并行输出，然后通过RC滤波或更复杂的电路生成模拟PWM电压。

总结应用优势：

节省IO口： 极大地减少了微控制器或其他主控芯片所需的GPIO引脚数量。
简化布线： 通过串行传输，可以减少导线数量，简化PCB布线。
成本效益： 74HC164通常价格低廉，是经济高效的解决方案。
通用性强： 广泛的电源电压范围和标准逻辑电平使其易于与各种数字IC兼容。

第六章：74HC164与类似器件的比较

在数字逻辑器件的大家族中，有许多与74HC164功能相似或互补的器件。了解它们之间的区别和联系有助于在设计时做出最佳选择。

6.1 与74HC595的比较

74HC595是另一款非常流行的串行输入并行输出移位寄存器，它与74HC164在许多方面相似，但在关键功能上存在显著差异。

特性/型号	74HC164	74HC595
功能	串行输入，并行输出，8位移位寄存器	串行输入，并行输出，8位移位寄存器带存储寄存器和三态输出
主要区别	无存储寄存器（锁存器）	带8位存储寄存器（锁存器）
输出更新	时钟上升沿立即更新	时钟上升沿更新移位寄存器，STCP（存储寄存器时钟）上升沿更新输出
清零方式	异步清零（CLR引脚）	异步清零（MR引脚）
输出类型	直接输出	三态输出（OE引脚控制）
串行输出	无串行输出	有Q'H串行输出，可级联
引脚数量	14引脚	16引脚
适用场景	对输出实时性要求高，或无需同时更新多个输出的场合，如流水灯	需要同步更新多个输出，避免“毛刺”，或需要级联扩展输出的场合，如多位LED数码管、大型点阵屏驱动
优点	结构简单，实时性高	输出无毛刺，可级联，输出可禁用
缺点	更新时可能产生“毛刺”，不便于级联	稍微复杂，需要额外控制引脚

详细对比解释：

存储寄存器（锁存器）： 这是两者最大的区别。74HC164的并行输出直接连接到移位寄存器的每个触发器输出。这意味着，每当一个时钟脉冲到来，数据在寄存器内部移位时，其并行输出也会立即发生变化。如果输出直接驱动LED，可能会看到LED在数据移位过程中短暂地闪烁（即“毛刺”）。而74HC595内部有一个额外的8位存储寄存器（或称为锁存器）。数据首先移入移位寄存器，当所有数据都移入完毕后，通过一个单独的存储寄存器时钟（STCP，或称LATCH）脉冲，才能将移位寄存器中的数据一次性并行地传输到输出端。这样可以避免在数据移位过程中输出发生“毛刺”，确保输出只有在所有数据准备好后才更新，这对于驱动数码管或需要稳定显示的场合非常重要。
串行输出级联： 74HC595具有一个串行输出引脚（Q'H），可以将当前移位寄存器中溢出的数据作为下一个74HC595的串行输入，从而方便地实现多个74HC595的级联，以扩展更多的并行输出。74HC164则不具备此功能。
三态输出： 74HC595还具有一个输出使能（OE，Output Enable）引脚，通常是低电平有效。当OE为高电平时，其并行输出处于高阻态（Z），即不输出高电平也不输出低电平，相当于断开连接。这在多个器件共享总线，或需要禁用输出时非常有用。74HC164的输出是直接的推挽输出，没有三态功能。

选择建议：

如果你的应用对输出的“毛刺”不敏感，例如简单的流水灯（肉眼分辨不出短暂闪烁），或者你只是需要一个简单的串并转换器，那么74HC164是更简单、更经济的选择。
如果你的应用要求输出同步更新，不能有“毛刺”（例如驱动数码管、大型点阵屏），或者你需要扩展大量的并行输出并且需要级联功能，那么74HC595通常是更好的选择。

6.2 与其他移位寄存器的比较

除了74HC595，还有其他类型的移位寄存器：

串行输入串行输出 (SISO) 移位寄存器： 例如74HC165（并行输入串行输出）或更简单的移位寄存器。这些器件主要用于数据的串行延迟或串行传输。
并行输入串行输出 (PISO) 移位寄存器： 例如74HC165。它们将并行输入的数据转换为串行输出，用于将并行数据发送到串行总线。
双向移位寄存器： 可以在两个方向上移位数据，并且通常支持串行和并行输入/输出，功能更强大，但结构也更复杂。

74HC164的定位非常明确：它是一个专注于“串行输入，并行输出”的8位通用移位寄存器，适用于那些需要将少量串行控制信号扩展为多个并行控制信号的场景。

第七章：74HC164的实际应用电路与案例分析

本章将通过具体的电路图和案例来展示74HC164在实际项目中的应用。

7.1 微控制器驱动8个LED的流水灯电路

这是一个非常经典的74HC164应用，用于节省微控制器IO口来驱动多个LED。

电路描述：

微控制器（MCU）： 提供时钟信号（CLK）和串行数据（DATA）。
74HC164： 串行输入并行输出移位寄存器。
LEDs： 8个LED，每个通过一个限流电阻连接到74HC164的QA-QH输出端。

连接方式：

MCU的某个GPIO引脚连接到74HC164的CLK引脚。
MCU的另一个GPIO引脚连接到74HC164的A引脚（假设B引脚连接到VCC）。
74HC164的CLR引脚连接到VCC。
74HC164的QA-QH引脚分别通过限流电阻连接到8个LED的阳极，LED的阴极接地。

工作原理：

MCU首先将74HC164的CLR引脚拉高，使其进入正常工作模式。
MCU想要点亮某个LED时，它会发送一系列串行数据。例如，要实现流水灯效果，MCU可以每次发送一个“1”和7个“0”的8位数据序列。
MCU发送数据时，首先将数据位放到其连接到74HC164 A引脚的GPIO上。
然后，MCU产生一个时钟脉冲（将CLK引脚从低到高再到低）。74HC164在CLK上升沿将A引脚的数据移入QA，同时将QA的数据移到QB，以此类推。
通过重复以上步骤8次，一个8位数据序列就被完整地移入了74HC164，其并行输出QA-QH将显示这个8位数据。
为了实现流水灯效果，MCU可以不断地发送如0b10000000、0b01000000、0b00100000... 0b00000001这样的数据序列，并循环发送。

7.2 扩展并行输入（与74HC165结合）

虽然74HC164本身是串行输入并行输出，但它经常与74HC165（并行输入串行输出移位寄存器）一起使用，以实现并行输入和并行输出的扩展。

场景： 微控制器需要读取大量的按钮输入（并行输入），并驱动大量的LED（并行输出）。

电路描述：

74HC165（PISO）： 连接到按钮阵列，将并行按钮状态转换为串行数据。
微控制器（MCU）： 接收来自74HC165的串行数据，处理后，再将控制数据串行发送给74HC164。
74HC164（SIPO）： 接收来自MCU的串行数据，并驱动LED。

工作原理：

MCU发送一个加载脉冲给74HC165，使其将所有按钮的状态并行加载到其内部寄存器。
MCU然后发送时钟脉冲给74HC165，同时通过串行数据输入引脚接收来自74HC165的串行数据。这样，MCU就可以读取所有按钮的状态。
MCU根据读取到的按钮状态，决定要驱动的LED模式。
MCU将这个LED模式数据以串行方式发送给74HC164（如前一个案例所述）。
74HC164将数据转换为并行输出，驱动LED。

这种组合方式使得MCU只需要几根GPIO引脚（时钟、数据输入、数据输出、以及可能的加载/使能引脚）就能控制大量的输入和输出，极大地提高了IO口的利用率。

7.3 多位LED数码管显示（不推荐直接使用74HC164）

尽管74HC164可以驱动LED，但对于多位LED数码管显示，尤其是共阳数码管，直接使用74HC164可能会遇到“毛刺”问题，因为它的输出是实时更新的。通常更推荐使用带有锁存器的74HC595。

如果非要使用74HC164驱动数码管：

共阴数码管： 74HC164的输出直接连接到数码管的段码输入端（a-g, dp）。
位选： 需要额外的三极管或专门的显示驱动芯片来控制每个数码管的公共端（位选）。
挑战： 当数据从一个数字移位到下一个数字时，会看到短暂的中间状态（毛刺），导致显示不稳定。为了缓解这个问题，需要非常快速地刷新数据，或者在输出端添加缓存/滤波电路，但这会增加电路复杂性。

建议： 对于数码管显示，强烈推荐使用74HC595，因为它通过其内部锁存器解决了毛刺问题，使得显示更加稳定。

第八章：使用74HC164时的注意事项与常见问题

在使用74HC164进行电路设计和调试时，需要注意一些关键点，以确保器件的稳定可靠运行。

8.1 电源去耦

重要性： 在74HC164的VCC和GND引脚之间，应尽可能靠近地放置一个0.1μF（100nF）或0.01μF（10nF）的陶瓷电容。
作用： 这个去耦电容可以为器件提供瞬时电流，抑制电源线上的高频噪声和电压纹波，防止在器件开关（特别是时钟上升沿）时产生的电流瞬变影响电源稳定性，从而确保逻辑电平的稳定和器件的正常工作。对于高速CMOS器件尤其重要。

8.2 未使用引脚的处理

CMOS器件特性： 对于CMOS逻辑器件，所有未使用的输入引脚绝对不能悬空。悬空的输入引脚容易受到外部噪声的干扰，产生不确定的逻辑状态，导致器件功耗增加，甚至产生错误的输出。
74HC164的处理：

CLR引脚： 如果不使用清零功能，应将其连接到VCC（逻辑高电平）。
A或B引脚： 如果只需要一个串行数据输入（例如只使用A），则另一个引脚（B）应连接到VCC（逻辑高电平），以确保与门始终处于使能状态。
未使用的输出引脚： 未使用的输出引脚（QA-QH）可以悬空，但为了EMC（电磁兼容性）考虑，有时也建议将其连接到地或VCC（通过小电阻），或者最好是在PCB布局时确保其有明确的路径。

8.3 时钟信号的质量

上升/下降时间： 时钟信号的上升沿和下降沿必须足够陡峭（满足数据手册中的t_r/t_f要求），否则可能导致器件无法准确识别时钟有效沿，引发时序问题。
抖动： 避免时钟信号的抖动，抖动过大可能导致建立时间和保持时间不满足。
噪声： 确保时钟信号干净，无明显噪声干扰。

8.4 建立时间与保持时间

严格遵守： 串行数据输入（A和B）相对于时钟上升沿的建立时间（t_su）和保持时间（t_h）是至关重要的时序参数。
不满足后果： 如果这些时序要求不满足，数据可能无法被正确锁存到寄存器中，导致数据错误或不稳定。
微控制器编程： 在使用微控制器驱动74HC164时，需要确保在输出时钟脉冲之前，数据引脚已经稳定，并且在时钟脉冲之后保持稳定足够长的时间。

8.5 驱动能力与输出电流

检查数据手册： 查阅数据手册中关于输出电流（IOH/IOL）的最大额定值。
限流电阻： 当驱动LED或其他电流敏感负载时，务必在74HC164的每个输出引脚串联一个合适的限流电阻，以保护LED和74HC164的输出级免受过流损坏。
避免过载： 不要让单个输出引脚的电流超过其最大允许值，也不要让整个器件的总输出电流超过其总功耗限制。如果需要驱动大电流负载，应考虑使用外部晶体管或达林顿阵列（如ULN2003/ULN2803）进行电流放大。