74HC390双BCD计数器：引脚图与功能深度解析

1. 芯片概述

74HC390是一款高性能CMOS双十进制（BCD）计数器，属于74HC（高速CMOS）逻辑系列。它集成了两个独立的四位二进制编码十进制计数器，每个计数器都可以从0计数到9，并在计数到9后自动复位到0并产生一个进位输出。这种设计使其非常适合需要精确十进制计数和分频的应用，例如频率合成器、数字显示驱动、定时器、分频器、序列生成器以及各种时序控制电路。

作为CMOS器件，74HC390具有低功耗、高噪声容限和宽工作电压范围（通常为2V至6V）的特点，这使得它在电池供电系统和噪声敏感环境中具有显著优势。它的输出级能够提供较高的驱动电流，可以直接驱动各种TTL和CMOS器件。每个独立的计数器都具有异步清除（MR）输入和两个独立的时钟输入（CP0和CP1），这提供了极大的设计灵活性，允许用户根据具体应用选择不同的计数模式和控制方式。其双计数器结构也允许它们独立操作，也可以通过进位输出级联，实现更长的十进制计数序列。

2. 引脚图与功能总览

74HC390通常采用标准16引脚双列直插式封装（DIP）或更小尺寸的表面贴装封装（如SOIC、TSSOP）。以下是其典型的引脚排列及其基本功能概述：

      _________
     |         |
CP0_A|1       16|VCC
CP1_A|2       15|MR_B
Q0_A |3       14|CP0_B
Q1_A |4       13|CP1_B
Q2_A |5       12|Q0_B
Q3_A |6       11|Q1_B
GND  |7       10|Q2_B
     |_________|
          9|Q3_B

引脚功能速查表：

3. 引脚功能详解

3.1 电源引脚：VCC (Pin 16) 和 GND (Pin 7)

• VCC (Pin 16)：这是集成电路的正电源输入引脚。对于74HC系列器件，VCC的典型工作电压范围是2V到6V。在这个范围内，芯片可以稳定可靠地运行。选择合适的VCC电压需要考虑整个系统的电源轨、其他连接器件的电压兼容性以及对功耗和速度的要求。较高的VCC通常会带来更快的开关速度，但同时也会增加功耗。在实际应用中，务必在VCC引脚附近（靠近芯片）放置一个0.1μF到0.01μF的陶瓷去耦电容。这个电容能够有效地滤除电源线上的高频噪声，并为芯片内部快速切换的逻辑门提供瞬时电流，从而确保电源的稳定性，防止由于电源波动引起的错误计数或误触发。

• GND (Pin 7)：这是集成电路的接地引脚，通常连接到系统的公共地线（0V）。它是所有内部逻辑门和输出级电流的返回路径。为了确保芯片的稳定运行和准确的信号传输，GND引脚必须有良好、低阻抗的连接。在设计PCB时，应尽量使电源和地线布线短而宽，以减小寄生电感和电阻，从而降低地线噪声（地弹）。

3.2 时钟输入引脚：CP0 和 CP1

74HC390的每个计数器都具有两个独立的时钟输入：CP0和CP1。这两个时钟输入并非简单的或门关系，而是专门为十进制计数器设计的，它们以不同的方式影响计数器的状态转换。

• CP0 (Pin 1 / Pin 14)：这是低位时钟输入。当CP0输入引脚检测到负跳变（高电平到低电平的转换）时，计数器的最低有效位（Q0）的状态会发生翻转。CP0负责计数器从0到1，从2到3，从4到5，从6到7，从8到9，以及从9到0的转换。它是直接控制Q0输出的关键。例如，当计数器处于0000状态时，一个CP0的负跳变会使其变为0001。

• CP1 (Pin 2 / Pin 13)：这是高位时钟输入。CP1的功能更为复杂，它间接控制计数器的高三位（Q1, Q2, Q3）的计数。具体来说，当Q0从高电平变为低电平并且CP1检测到负跳变时，高三位才会发生计数。更准确的描述是，CP1作为更高级别的计数使能或进位控制。在BCD计数模式下，CP1通常用于级联或作为外部控制信号。

  在典型的十进制计数应用中，为了实现连续的0-9计数，CP0通常作为主要的计数脉冲输入。CP1通常与Q0连接，或者在某些特殊应用中用于实现分频或门控功能。例如，当74HC390配置为单片BCD计数器时，CP1通常通过逻辑门连接到Q0的进位输出，以形成正确的十进制计数序列。或者，如果CP0和CP1都接收相同的时钟脉冲，芯片可以配置为双4位二进制计数器。然而，其主要设计用途是作为十进制计数器。

  重要说明： 这两个时钟输入是下降沿触发的。这意味着计数器状态的改变发生在时钟信号从高电平切换到低电平的瞬间。为了确保可靠的触发，时钟信号的上升沿和下降沿必须足够陡峭，并且满足芯片数据手册中规定的最小上升/下降时间要求。

3.3 异步主复位输入引脚：MR (Pin 8 / Pin 15)

• MR (Pin 8 / Pin 15)：这是异步主复位（Master Reset）输入。MR是一个高电平有效的控制输入。当MR引脚被拉高（逻辑'1'）时，无论当前计数器的状态如何，也无论时钟输入的状态如何，计数器都会立即被异步清除，所有输出Q0、Q1、Q2、Q3都会被强制复位到逻辑'0'状态（即计数器归零到0000）。这种复位是异步的，意味着它不依赖于时钟信号的特定边沿。一旦MR被拉低（逻辑'0'），计数器将恢复正常计数功能。

  在大多数应用中，MR引脚通常通过一个上拉电阻连接到VCC，并通过一个瞬时开关或微控制器输出进行控制，以便在系统启动时或需要重新开始计数时进行复位。如果不需要复位功能，MR引脚应始终连接到GND（逻辑'0'）以禁用复位，从而确保计数器可以正常计数。将MR悬空（不连接）是不可取的，因为它可能会被噪声干扰而导致误复位。

3.4 计数器输出引脚：Q0, Q1, Q2, Q3

• Q0 (Pin 3 / Pin 12)：计数器A/B的最低有效位（Least Significant Bit, LSB）输出。代表20位。

• Q1 (Pin 4 / Pin 11)：计数器A/B的第二位输出。代表21位。

• Q2 (Pin 5 / Pin 10)：计数器A/B的第三位输出。代表22位。

• Q3 (Pin 6 / Pin 9)：计数器A/B的最高有效位（Most Significant Bit, MSB）输出。代表23位。

这些输出引脚是标准的CMOS兼容输出，能够提供一定的灌电流（Sink current）和拉电流（Source current）能力，可以直接驱动其他CMOS或TTL逻辑门。它们反映了计数器当前的状态，按照二进制编码十进制（BCD）的规则表示0到9的数值。例如：

• 计数状态 0：Q3Q2Q1Q0 = 0000

• 计数状态 1：Q3Q2Q1Q0 = 0001

• 计数状态 9：Q3Q2Q1Q0 = 1001

当计数器从9转换到0时，Q3会从1变为0，并且会有一个进位脉冲产生，这个进位脉冲可以用于级联下一个计数器。

4. 内部逻辑框图与工作原理

理解74HC390的工作原理需要查看其内部逻辑框图。尽管具体的门级实现可能略有不同，但其功能结构通常包括四个JK触发器（或等效的D触发器与门逻辑），以及用于实现十进制计数的复位和进位逻辑。

4.1 内部结构概述

74HC390包含两个独立的四位计数器单元，每个单元的内部结构相似。以一个计数器单元为例，其核心组成部分包括：

• 四级触发器链：通常由JK触发器或D触发器构成，这些触发器通过特定的方式连接，以实现二进制计数。

• 计数逻辑门：负责控制每个触发器的输入，使其在时钟脉冲作用下按照预期的序列翻转。

• 异步复位逻辑：接收MR信号，并强制所有触发器复位到0状态。

• 十进制计数纠正逻辑：这是实现BCD计数而非纯二进制计数（0-15）的关键。当二进制计数到1010（十进制10）时，内部逻辑会强制计数器复位到0000，并产生一个进位。

4.2 BCD计数模式

74HC390的精髓在于其内置的十进制（BCD）计数功能。这意味着每个计数器都能够从0计数到9，并在下一个时钟脉冲到来时自动复位到0，同时产生一个进位输出。这种行为是通过内部逻辑门实现的，它们在计数器达到二进制的1010（十进制10）状态时，通过某种方式触发异步复位。

实现十进制计数（0-9循环）：

为了将74HC390配置为一个标准的BCD计数器，通常需要将CP1输入引脚与计数器内部的某个输出（通常是Q0）连接，或者通过外部逻辑进行适当的控制。

一种常见的配置是将CP0作为主时钟输入，然后将Q3输出的下降沿作为下一个计数器的CP0输入（或者将Q0的下降沿作为CP1输入，取决于内部实现，但最直接的BCD计数是利用其内部的十进制复位逻辑）。

级联实现更长的计数链：

74HC390的两个独立计数器可以方便地级联，以创建更长的十进制计数器。例如，要构建一个两位十进制计数器（00-99），可以将第一个计数器（个位）的Q3输出作为第二个计数器（十位）的CP0输入。当个位计数器从9变到0时，其Q3输出会产生一个下降沿（或者通过外部逻辑获得一个进位信号），这个下降沿可以触发十位计数器增加1。

4.3 计数序列

在一个标准的BCD计数模式下（假设MR为低电平，CP0为计数脉冲输入），计数器输出Q3Q2Q1Q0的序列如下：

在计数到9（1001）之后，下一个CP0的负跳变会使计数器内部逻辑将状态强制复位到0000。同时，在从9到0的转换过程中，Q3输出可能会产生一个瞬时的高电平脉冲（或下降沿），这个信号通常被用作级联到下一个计数器的进位信号。

4.4 两种工作模式（基于时钟输入连接）

虽然74HC390设计为BCD计数器，但其灵活的时钟输入允许它在两种主要模式下工作：

1. 分频模式 (Divide-by-N)：

• 分频10（BCD计数器）：将CP0作为时钟输入，将Q0连接到CP1。在这种配置下，每个计数器作为一个独立的十进制计数器，输出Q3Q2Q1Q0循环计数0-9。Q3会产生一个分频为10的输出。

• 分频2：仅使用CP0作为时钟输入，Q0输出将是输入时钟频率的1/2。在这种情况下，芯片实际上是作为一个T触发器在工作。

• 分频5：将CP0作为时钟输入，Q0输出连接到CP1。可以获得一个从CP0输入时钟分频为5的输出，例如通过从内部触发器获取某个输出。

2. 双独立4位二进制计数器模式：

• 如果将CP0和CP1都连接到相同的时钟输入，并且不使用内部的十进制纠正逻辑，那么每个计数器单元可以作为两个独立的4位二进制计数器（0-15）使用。然而，这并不是74HC390设计的最佳用途，因为有更专门的芯片（如74HC393）用于纯二进制计数。74HC390的优势在于其内置的BCD逻辑，能简化十进制应用设计。

5. 电气特性

电气特性是选择和使用74HC390的关键参数，它们描述了芯片在不同工作条件下的性能表现。

• 电源电压 (VCC)：2V 至 6V。

• 输入高电平电压 (VIH)：最小2V（当VCC=4.5V时），通常为0.7*VCC。

• 输入低电平电压 (VIL)：最大0.8V（当VCC=4.5V时），通常为0.3*VCC。

• 输出高电平电压 (VOH)：最小VCC-0.1V（高电平输出驱动能力）。

• 输出低电平电压 (VOL)：最大0.1V（低电平输出驱动能力）。

• 输入电流 (II)：最大±1μA（输入漏电流，非常小，体现CMOS低功耗特性）。

• 输出驱动电流 (IOH/IOL)：通常在±4mA到±25mA之间，取决于VCC和负载。高速CMOS系列通常具有比标准CMOS更强的驱动能力。

• 传播延迟 (tPD)：信号从输入到输出的延迟时间。对于74HC390，这个时间通常在几十纳秒的量级，例如50-100ns，取决于VCC和负载电容。更低的VCC和更高的负载会导致更大的延迟。

• 最大时钟频率 (fMAX)：芯片可以可靠工作的最高时钟频率。对于74HC390，这通常在几十MHz到上百MHz的范围，具体取决于VCC和温度。

• 静态功耗 (ICC)：芯片在不工作或工作在低频时的电源电流，通常非常小，微安级。

• 动态功耗：芯片在工作时，特别是高频工作时，由于内部电容充放电引起的功耗，与工作频率和负载电容成正比。

6. 时序图

时序图是理解计数器动态行为的直观工具。它显示了不同信号（如时钟、复位、输出）之间的时间关系。

6.1 复位时序

当MR引脚从低电平变为高电平时，所有Q输出会立即变为低电平（0000）。这种复位是异步的，因此它不依赖于时钟边沿。在MR信号恢复低电平之后，需要一个短的恢复时间（t_rec）才能再次进行正常的计数操作。

MR:  ___|^^^^^^^^^^^^|_______  (高电平有效复位)
Qx:  ~~~~\____________/~~~~~~~  (Qx在MR高电平期间强制为0)
     |    |           |
     <---t_rec------->  (复位恢复时间，MR拉低后，需要一段时间才能再次计数)

6.2 计数时序（CP0下降沿触发）

在BCD计数模式下，CP0的下降沿触发Q0的翻转，并进而影响Q1、Q2、Q3。

CP0: _______|~|___|~|___|~|___|~|___  (下降沿触发)
Q0:  ___|^^^|___|^^^|___|^^^|___|^^^|__ (Q0在CP0下降沿翻转)
Q1:  ______|^^^^^^^|_______|^^^^^^^|____ (Q1在Q0从1到0且CP1符合条件时翻转，或内部逻辑)
Q2:  ______________|^^^^^^^^^^^|________
Q3:  ____________________|^^^^^^^^^^^|____

需要注意的是，在计数过程中，当从9（1001）计数到0（0000）时，Q3会从高电平变为低电平，这通常会产生一个可用的进位信号。在数据手册中，会有更详细的时序参数，如建立时间（t_SU）、保持时间（t_H）、传播延迟（t_PD）等，这些参数对于高速电路设计至关重要。

7. 典型应用电路

74HC390作为一款多功能的双BCD计数器，在数字系统中有着广泛的应用。

7.1 单级BCD计数器与七段数码管显示

这是最常见的应用之一。一个74HC390的计数器单元可以驱动一个七段数码管解码器，如74HC4511（BCD转七段译码器/驱动器），从而显示0-9的数字。

• 电路连接示意：

• 74HC390的CP0输入连接到外部时钟脉冲源（例如晶振分频器、NE555定时器等）。

• 74HC390的Q0、Q1、Q2、Q3输出连接到74HC4511的BCD输入（A、B、C、D）。

• 74HC4511的输出（a-g）连接到七段数码管的对应段。

• 74HC390的MR引脚连接到复位按钮或微控制器复位信号。

• 74HC4511的LE（锁存使能）、BI（灭灯输入）、LT（灯测试）根据需要连接，通常LE和LT接高电平，BI接高电平或脉冲以禁用灭灯。

• 工作原理： 每当CP0接收到一个下降沿，74HC390的输出就会更新为下一个BCD计数值。这些BCD码被送入74HC4511译码器，译码器根据BCD码激活相应的七段数码管段，从而在数码管上显示出对应的十进制数字。当计数到9后，下一个时钟脉冲会使74HC390复位到0，并可产生一个进位信号（通过Q3的下降沿或其他方式获得），用于级联到更高位的计数器。

7.2 多级十进制计数器（级联应用）

通过级联多个74HC390或其内部的两个独立计数器，可以实现任意位数的十进制计数器，如两位计数器（00-99）、三位计数器（000-999）等。

• 两位计数器（00-99）示例：

• 使用一个74HC390的计数器A作为个位计数器。

• 使用同一个74HC390的计数器B作为十位计数器。

• 将计数器A的CP0连接到外部时钟脉冲。

• 将计数器A的Q3（最高位）输出，在从9到0的跳变时产生的下降沿，连接到计数器B的CP0输入。当个位从9变到0时，Q3会从1变为0，这个下降沿会触发十位计数器B加1。

• 两个计数器分别连接到各自的74HC4511译码器和七段数码管，实现两位数的显示。

• 工作原理： 个位计数器每接收一个时钟脉冲就加1，当个位从9跳变到0时，会产生一个“进位”信号，这个信号作为十位计数器的时钟脉冲，使十位计数器加1。这种级联方式可以无限扩展，实现更高位数的计数功能。

7.3 频率分频器

74HC390也可以作为频率分频器使用，产生精确的分频输出。

• 分频10：将CP0作为输入时钟，Q3作为输出，即可获得一个分频为10的信号。这在需要将一个高频时钟源降低到十进制频率的应用中非常有用。

• 分频2/5：可以通过不同的时钟和输出组合来获得分频为2或分频为5的信号。例如，如果CP0是时钟输入，Q0的输出就是分频2的信号。如果结合CP0和CP1以及Q0、Q1、Q2、Q3的特定组合，可以得到分频为5的输出。

7.4 序列发生器

通过巧妙地利用74HC390的输出和复位功能，可以构建简单的数字序列发生器。例如，可以设计一个电路，在计数到特定数值时触发一个事件，或者产生一个特定的波形序列。

7.5 脉冲计数器/累加器

在工业控制、传感器数据采集等领域，74HC390可以用于累积脉冲数量，例如统计生产线上通过的物品数量，或测量某个过程的持续时间（通过计算振荡器脉冲数）。

8. 应用注意事项

在实际电路设计和调试中，为了确保74HC390的稳定可靠运行，需要注意以下几点：

• 电源去耦：在VCC和GND引脚之间，尽可能靠近芯片的位置，放置一个0.1μF或0.01μF的陶瓷去耦电容。这对于抑制电源噪声、提供瞬时电流和确保芯片正常工作至关重要，特别是在高频操作时。多层PCB设计中，应确保电源和地平面完整，以提供低阻抗的电源路径。

• 未使用的输入引脚处理：所有未使用的输入引脚（包括时钟输入CP0、CP1和复位输入MR）都必须连接到明确的逻辑电平（VCC或GND），不能悬空。悬空的CMOS输入引脚可能会捕获环境中的噪声，导致芯片误动作，增加功耗，甚至可能损坏芯片。例如，如果MR引脚不使用，应将其连接到GND以禁用复位。如果CP0或CP1不作为时钟输入，也应连接到GND或VCC。

• 输入信号质量：时钟输入信号（CP0、CP1）必须是干净、无毛刺的方波信号，并且其上升沿和下降沿必须满足数据手册中规定的最小斜率要求。毛刺（glitches）可能会导致计数器误触发。如果输入信号源可能存在噪声或抖动，应考虑使用施密特触发器输入缓冲器（例如74HC14）进行整形。

• 输出负载能力：74HC390的输出具有一定的驱动能力，但不能超过数据手册中规定的最大输出电流。如果需要驱动大负载（例如多个LED、继电器或其他高电流器件），应使用外部缓冲器或驱动器（如晶体管、ULN2003达林顿阵列等）。超过最大输出电流会导致输出电压下降，甚至可能损坏芯片。

• ESD保护：尽管74HC系列器件通常内置ESD（静电放电）保护电路，但在处理和安装过程中仍应采取防静电措施，如佩戴防静电腕带、使用防静电工作台等，以避免静电损坏芯片。

• 布线考虑：在PCB布局时，应尽量缩短时钟信号线和复位信号线的长度，并使其远离噪声源。合理的地线布局（星形接地或地平面）有助于降低系统噪声。

• 级联时的进位信号处理：当级联多个计数器时，确保从低位计数器到高位计数器的进位信号（通常是最高位输出Q3的下降沿）能够可靠地触发下一级计数器。可能需要额外的逻辑门来对进位信号进行整形或反转，以适应下一级芯片的输入要求。

9. 与其他同类计数器芯片的比较

在数字计数器家族中，除了74HC390，还有许多其他常用的计数器芯片，它们各自具有不同的特点和应用场景。

• 74HC393（双4位二进制计数器）：

• 区别：与74HC390最大的区别在于，74HC393是纯粹的双4位二进制计数器。每个计数器从0000（0）计数到1111（15），然后复位到0000。它没有内置的十进制计数（BCD）逻辑。

• 应用：适用于需要纯二进制计数或分频的应用，例如将一个时钟频率分频16，或者构建通用二进制计数器。

• 优点：结构更简单，通常时钟频率可以略高。

• 缺点：不直接支持十进制显示，需要额外的逻辑进行BCD转换。

• 74HC160/74HC162（同步预置数BCD计数器）：

• 区别：这些是同步可预置数的BCD计数器。它们不仅可以计数，还可以通过并行加载数据的方式预置到任意初始值。同步意味着所有触发器在时钟的同一边沿同时改变状态，这通常导致更高的计数速度和更少的毛刺。74HC160是异步清零，74HC162是同步清零。

• 应用：适用于需要灵活起始计数、高速计数、或在特定值处停止计数的应用，如定时器、频率计、数控系统。

• 优点：同步操作，计数速度快，支持预置数功能，功能更强大。

• 缺点：引脚数量可能更多，电路结构相对复杂。

• 74HC161/74HC163（同步预置数二进制计数器）：

• 区别：与74HC160/162类似，但它们是同步可预置数二进制计数器（0-15）。74HC161是异步清零，74HC163是同步清零。

• 应用：与74HC160/162类似，但用于二进制计数场合。

• 74HC4017（十进制约翰逊计数器/分频器）：

• 区别：这是一种十进制约翰逊计数器，具有10个解码输出（Q0-Q9），在每个时钟脉冲下，只有一个输出为高电平，其余为低电平。它不产生标准的BCD码输出。

• 应用：适用于顺序控制、LED跑马灯、十进制译码显示等，无需额外的译码器。

• 优点：直接解码输出，简化了某些应用电路。

• 缺点：不产生BCD码，不适合需要BCD输入的其他逻辑。

总结比较：

• 74HC390：适用于需要双独立BCD计数器或多级十进制计数、分频的应用，结构相对简单，易于使用。

• 74HC393：适用于纯二进制计数和分频应用。

• 74HC160/161/162/163：适用于对速度要求高、需要预置数功能、或同步操作的应用。

• 74HC4017：适用于序列控制和直接驱动十路输出的场合。

选择哪种计数器芯片取决于具体的应用需求：是需要十进制计数还是二进制计数？是否需要预置数功能？对速度和同步性有什么要求？输出形式是BCD码还是直接解码输出？

10. 封装信息

74HC390系列集成电路通常提供多种封装形式，以适应不同的应用和生产工艺需求。最常见的封装类型包括：

• DIP (Dual In-line Package)：双列直插式封装。这是最传统、最容易用于原型开发和手工焊接的封装。引脚通过通孔插入PCB，并在背面焊接。常见的有16引脚DIP封装。

• 优点：易于焊接，适合小批量生产和教育用途。

• 缺点：体积较大，不适合高密度集成。

• SOIC (Small Outline Integrated Circuit)：小外形集成电路封装。一种表面贴装封装（SMD），比DIP封装小得多，引脚从封装两侧引出并弯曲成鸥翼形，直接焊接在PCB表面。

• 优点：体积小，适合自动化生产，节省PCB空间。

• 缺点：手工焊接相对DIP复杂。

• TSSOP (Thin Shrink Small Outline Package)：薄型缩小型小外形封装。比SOIC更薄、引脚间距更小、体积更紧凑的表面贴装封装。

• 优点：极小的尺寸，非常适合高密度、空间受限的应用。

• 缺点：手工焊接难度大，通常需要回流焊设备。

• SOP (Small Outline Package)：广义上与SOIC类似，有时也指更广泛的SOIC家族成员。

在选择封装时，需要考虑PCB的尺寸限制、生产工艺（手工焊接还是自动化贴片）、散热要求以及成本。对于原型开发和学习，DIP封装通常是首选；而对于量产产品，SOIC或TSSOP等表面贴装封装更为常见。