74LS373 功能及使用方法详解

74LS373 是一款广泛应用于数字电路中的八路三态 D 型透明锁存器。它在微控制器、存储器接口、数据传输以及各种数字系统设计中扮演着至关重要的角色。本篇将详细阐述 74LS373 的功能、工作原理、引脚定义、典型应用、选型考量以及相关注意事项，力求为您提供全面而深入的理解。

1. 74LS373 概述与基本功能

74LS373 属于 TTL（Transistor-Transistor Logic，晶体管-晶体管逻辑）家族的低功耗肖特基（LS）系列集成电路。其核心功能是实现数据的锁存，即在特定控制信号的驱动下，将输入数据“捕获”并保持在输出端。它之所以被称为“透明锁存器”，是因为当其使能信号（Latch Enable，LE）为高电平时，输入数据可以直接透传到输出端，此时锁存器就像是“透明”的，输入的变化会立即反映到输出。当 LE 信号变为低电平时，锁存器将锁存住 LE 信号由高到低转换瞬间的输入数据，此后即使输入数据发生变化，输出也将保持不变，直到 LE 再次变为高电平。

此外，74LS373 还具备“三态输出”特性。这意味着其输出端（Q0-Q7）除了高电平（High）、低电平（Low）两种有效逻辑状态外，还能呈现出高阻态（High Impedance）。高阻态下，输出引脚呈现出极高的阻抗，近似于开路，从而允许多个器件的输出线并联到同一总线上，避免数据冲突，实现总线共享。这一特性在总线型数据通信系统中尤为重要。

74LS373 内部集成了 8 个独立的 D 型锁存器，每个锁存器都有一个数据输入（D）和一个数据输出（Q）。这 8 个锁存器共享两个公共控制输入：锁存使能 (LE) 和 输出使能 (OE)。正是这两个控制信号的协同作用，赋予了 74LS373 强大的数据控制能力。

2. 74LS373 内部结构与工作原理

理解 74LS373 的工作原理，需要深入其内部的逻辑门级结构。每个 D 型锁存器单元通常由一个或多个与非门（NAND gates）或或非门（NOR gates）以及反馈回路构成，以实现数据的存储功能。

2.1 D 型锁存器单元

一个基本的 D 型锁存器可以由两个背靠背连接的或非门（或与非门）实现，并辅以一个控制门。当 LE 信号为高电平且输入 D 信号发生变化时，输出 Q 立即跟随 D。当 LE 信号变为低电平后，反馈回路将当前数据“锁定”在锁存器内部，使得输出 Q 保持不变，独立于 D 的后续变化。这种设计确保了数据在特定时刻被精确地捕获和保持。

2.2 锁存使能 (LE) 信号的作用

LE 信号是控制数据透明传输和数据锁存的关键。

• LE = 高电平 (逻辑 '1')：此时，8 个 D 型锁存器均处于“透明”模式。这意味着输入数据（D0-D7）将直接通过内部逻辑门传输到各自的输出端（Q0-Q7）。任何输入数据的变化都会立即反映到输出端。这使得 74LS373 可以用作一个简单的数据缓冲器或直通器。

• LE = 低电平 (逻辑 '0')：当 LE 从高电平变为低电平的下降沿时，锁存器将捕获并锁定住此时刻的输入数据。此后，无论 D0-D7 如何变化，Q0-Q7 都将保持锁定状态下的数据，直到 LE 再次变为高电平。这便是其“锁存”功能的体现，实现了对数据的采样和保持。

2.3 输出使能 (OE) 信号的作用

OE 信号是控制三态输出状态的关键。

• OE = 低电平 (逻辑 '0')：此时，8 个输出端（Q0-Q7）处于正常工作状态，它们会输出锁存器内部存储的数据（当 LE 处于低电平时）或透传的输入数据（当 LE 处于高电平时）。

• OE = 高电平 (逻辑 '1')：此时，8 个输出端（Q0-Q7）全部进入高阻态。在高阻态下，这些引脚既不输出高电平也不输出低电平，而是呈现出非常高的阻抗，如同断开连接一般。这种状态允许其他器件驱动连接到同一总线上的线路，避免了电流冲突和数据总线上的竞争问题。当 74LS373 用于多路复用或总线共享时，此特性至关重要。

这两个控制信号的独立性使得 74LS373 具有极大的灵活性。用户可以先通过 LE 信号将数据锁存，然后在需要时通过 OE 信号来控制这些数据是否输出到总线上。

3. 74LS373 引脚定义

74LS373 通常采用 20 引脚 DIP（Dual In-line Package）或 SOIC（Small Outline Integrated Circuit）封装。以下是其典型引脚功能定义：

注意：在一些数据手册中，DIP 封装的 74LS373 的引脚可能并非严格按照从 1D0 到 1D7 顺序排列，例如 2D4-2D7 可能紧随 1D3 之后，然后是 1Q4-1Q7。以上表格列出的引脚名称是按照其功能对应的，实际使用时务必参照具体的芯片数据手册。大多数 74LS373 的引脚 D0-D7 对应 Q0-Q7 都是直通的，即 D0 对应 Q0，D1 对应 Q1，以此类推。

4. 74LS373 典型应用场景

74LS373 的多功能性使其在数字系统中有着广泛的应用。

4.1 数据总线接口与缓冲

这是 74LS373 最常见的应用之一。在微处理器系统中，CPU 经常需要向外设或存储器发送数据。由于 CPU 的数据线数量有限，或者为了隔离不同模块之间的负载，74LS373 可以作为数据总线的缓冲器或隔离器。

• 当 CPU 向外部设备写入数据时，CPU 将数据放到数据总线上，然后通过控制 74LS373 的 LE 信号使其透明，数据便传递到外部设备；当数据稳定后，将 LE 信号拉低，74LS373 将数据锁存。

• 当 CPU 需要从外部设备读取数据时，如果外部设备也连接到同一条数据总线，CPU 会将自己的数据线设置为高阻态，并通过控制 74LS373 的 OE 信号使其输出为高阻态，避免冲突。当外部设备准备好数据后，将 74LS373 的 OE 信号拉低，使其输出数据到总线上，供 CPU 读取。

4.2 存储器地址锁存

在许多微处理器系统中，地址线和数据线是分时复用的（例如 8086/8088 处理器）。这意味着在某个时钟周期内，这些引脚可能传输地址信息；而在另一个时钟周期，它们可能传输数据信息。为了在正确的时序下将地址信息从分时复用的总线中分离出来并保持住，以便存储器或其他外设能够稳定地接收，74LS373 是理想的选择。

• 在地址有效期间，微处理器发出 ALE (Address Latch Enable) 信号，将 74LS373 的 LE 信号置高，使地址总线上的地址信息透明地通过 74LS373。

• 当 ALE 信号变为低电平时，74LS373 锁存住地址信息，即使总线随后开始传输数据，锁存器输出的地址仍保持不变，从而为存储器提供了稳定的地址信号。

4.3 外设端口扩展

当微控制器或微处理器需要控制多个外设，但其自身的 I/O 引脚不足时，74LS373 可以用于扩展输出端口。通过一个 74LS373，一个 8 位的输出端口可以提供 8 路独立的控制信号。

• 微控制器将要输出的 8 位数据（例如控制继电器、LED 阵列等）发送到 74LS373 的数据输入端。

• 通过控制 74LS373 的 LE 和 OE 信号，微控制器可以灵活地将这些数据输出到外部电路，并保持其状态，而不必持续占用微控制器的 I/O 引脚。

4.4 LED 显示驱动

在需要驱动多位 LED 数码管或 LED 矩阵显示时，74LS373 可以用于锁存显示数据。通过时分复用技术，可以用较少的 I/O 口驱动复杂的显示器。

• 例如，要显示一个 8 位数字，可以将每一位的段码数据依次发送给 74LS373，并配合位选信号，从而实现动态扫描显示。74LS373 负责锁存每一位数字的段码，保证在扫描过程中数据的稳定性。

4.5 多路数据选择器/分配器

虽然 74LS373 主要用作锁存器，但其三态输出特性使其可以参与构建简单的多路数据选择或分配系统。通过多个 74LS373 并联连接到同一总线上，并根据控制信号选择性地使能其中一个 74LS373 的输出，可以实现数据的多路复用。

5. 74LS373 使用方法与设计考量

正确使用 74LS373 需要考虑其电气特性、时序要求以及与外部电路的接口。

5.1 电源与接地

• VCC：通常连接到 +5V 直流电源。确保电源电压稳定且在 74LS373 的工作电压范围内（一般为 4.75V 至 5.25V）。

• GND：连接到电路的公共地。良好的接地是确保电路稳定性和抗干扰能力的基础。

5.2 输入/输出连接

• 输入端 (D0-D7)：连接到数据源。输入信号必须满足 TTL 兼容的逻辑电平要求：逻辑高电平通常大于 2V，逻辑低电平通常小于 0.8V。

• 输出端 (Q0-Q7)：连接到负载电路。74LS373 的输出电流能力有限，直接驱动大电流负载可能导致电压下降或芯片损坏。必要时，应使用缓冲器或驱动器。

5.3 控制信号时序

5.3.1 锁存使能 (LE) 的时序

LE 信号的时序是 74LS373 正常工作的关键。

• 建立时间 (Setup Time, tsu)：在 LE 信号从高电平变为低电平（下降沿）之前，数据输入 D 必须保持稳定至少 tsu 时间。这是为了确保锁存器能够正确地捕获数据。

• 保持时间 (Hold Time, th)：在 LE 信号下降沿之后，数据输入 D 必须保持稳定至少 th 时间。对于 74LS373 而言，通常保持时间为正值，意味着在下降沿后，数据仍需保持一小段时间。

• 脉冲宽度 (Pulse Width, tw)：LE 信号高电平持续时间必须足够长，以确保数据能够透明地通过。

5.3.2 输出使能 (OE) 的时序

OE 信号主要控制输出状态的转换。

• 输出使能延迟 (Output Enable Delay, tPZH/tPZL)：从 OE 信号变为低电平到输出从高阻态变为有效逻辑电平所需的时间。

• 输出禁用延迟 (Output Disable Delay, tPHZ/tPLZ)：从 OE 信号变为高电平到输出从有效逻辑电平变为高阻态所需的时间。

在设计中，必须严格遵守数据手册中提供的这些时序参数，否则可能导致数据采样错误或总线竞争问题。

5.4 未用引脚处理

• 未使用的输入引脚：对于未使用的 D 输入引脚，通常建议将其连接到地 (GND) 或 VCC，以避免浮空输入可能导致的噪声干扰或不确定的逻辑状态。对于 TTL 器件，浮空输入通常被解释为高电平。

• 未使用的输出引脚：未使用的 Q 输出引脚可以悬空。

5.5 去耦电容

在 VCC 和 GND 引脚之间尽可能靠近芯片放置一个 0.1μF 的陶瓷去耦电容。这个电容能够滤除电源线上的高频噪声，并为芯片提供瞬时电流，从而改善芯片的稳定性和可靠性。对于多个数字芯片，每个芯片都应配备独立的去耦电容。

5.6 功耗与散热

74LS373 属于低功耗肖特基系列，其功耗相对较低。但在大规模应用中，多个芯片的功耗累积也需考虑。确保电源能够提供足够的电流，并在必要时考虑散热措施，尤其是在高温环境下。

6. 74LS373 与其他同类器件的比较

除了 74LS373，还有一些功能类似但特性略有不同的同类器件。

6.1 74LS374 (D 型触发器)

• 74LS373 (锁存器)：是电平触发器件。当 LE 为高电平时，输出跟随输入；当 LE 变为低电平时，输出锁存。

• 74LS374 (触发器)：是边沿触发器件，通常是上升沿触发。只有在时钟（CLK）信号的有效沿到来时，输入数据才会被采样并传递到输出，并在整个时钟周期内保持。

选择锁存器还是触发器取决于具体的应用需求。如果需要在某个电平状态下透明传输数据并在电平转换时捕获数据，则选择锁存器。如果需要严格按照时钟边沿同步数据，则选择触发器。

6.2 其他逻辑系列

• 74F373 (快速 TTL)：速度比 74LS373 更快，但功耗也更高。

• 74HC373 (高速 CMOS)：基于 CMOS 工艺，功耗更低，但通常对输入信号的上升/下降时间有更严格的要求，并且工作电压范围更广（通常 2V-6V）。在现代设计中，CMOS 器件因其低功耗和宽电压范围而更受欢迎。

• 74LVCH373 (低电压 CMOS)：专为低电压应用设计，如 3.3V 或 1.8V 系统。

在选择器件时，需要综合考虑速度、功耗、工作电压、驱动能力以及成本等因素。对于新的设计，通常会优先考虑 CMOS 系列的低功耗器件。

7. 74LS373 的局限性与替代方案

尽管 74LS373 功能强大且应用广泛，但它也存在一些局限性。

7.1 速度与功耗

作为 TTL LS 系列的器件，74LS373 的速度相对于现代的高速 CMOS 或 FPGA/CPLD 等可编程逻辑器件而言是较慢的。在需要极高数据传输速率的应用中，它可能无法满足需求。同时，与 CMOS 逻辑相比，其功耗相对较高。

7.2 可编程性限制

74LS373 是一种固定功能的芯片，其逻辑功能在制造时就已确定，无法进行编程或修改。这在需要灵活逻辑或复杂控制的应用中存在局限。

7.3 替代方案

在许多现代数字系统设计中，出于集成度、灵活性、功耗和成本的考虑，74LS373 可能会被以下器件替代：

• 微控制器/FPGA/CPLD：对于需要更复杂逻辑或大量 I/O 控制的应用，微控制器、现场可编程门阵列（FPGA）或复杂可编程逻辑器件（CPLD）是更优的选择。它们可以通过软件或硬件描述语言（HDL）实现任意逻辑功能，包括锁存、缓冲和总线控制。

• 高速缓冲器/收发器：对于纯粹的数据缓冲或双向数据传输需求，有更专业的高速缓冲器（如 74LS244）或收发器（如 74LS245）可选，它们通常具有更高的驱动能力和更好的总线隔离特性。

• 专用存储器接口芯片：在复杂的存储器系统中，可能会使用专门的存储器控制器芯片来处理地址锁存、数据缓冲和时序管理，而非简单的通用逻辑芯片。

然而，对于简单的、低成本、或在教育、实验等场景下，74LS373 依然是理解数字逻辑和构建基础电路的优秀选择。它简单直观，易于理解和使用。

8. 总结

74LS373 作为一款经典的八路三态 D 型透明锁存器，在数字电路设计中发挥着不可替代的作用。其核心功能在于对数据的透明传输、锁存和三态输出控制，这使其在数据缓冲、地址锁存、外设扩展以及总线接口等领域具有广泛应用。深入理解 74LS373 的引脚功能、工作原理、时序要求以及与外部电路的接口方法，是成功设计和调试数字系统的基础。

尽管面对更先进的可编程逻辑器件的挑战，74LS373 依然凭借其简洁、高效和经济的特性，在许多传统和基础数字电路设计中保持着重要的地位。掌握其使用方法，将有助于您更好地理解和构建各种数字系统。通过本篇的详细阐述，希望能为您提供一个全面而深入的 74LS373 知识体系，助力您的学习与实践。