74LS73集成电路：双J-K触发器的深入解析

　　74LS73是一款广受欢迎的数字集成电路，属于TTL（Transistor-Transistor Logic）家族的低功耗肖特基（LS）系列。它内部集成了两个独立的、下降沿触发的J-K主从触发器，并且每个触发器都带有直接清除（Clear）输入端。因其稳定可靠的性能和广泛的应用领域，74LS73在数字电路设计中占据着重要地位，常用于构建计数器、移位寄存器、分频器以及各种时序逻辑电路。

　　一、74LS73引脚图详解

　　理解集成电路的引脚功能是正确使用它的前提。74LS73采用14引脚双列直插式封装（DIP-14），其引脚排列和功能分配如下所示：

　　引脚1 (1CLR)：这是第一个J-K触发器的异步清除输入端。当该引脚为低电平（逻辑'0'）时，无论时钟输入端CP的状态如何，也不论J和K输入端的状态如何，第一个J-K触发器都会被强制复位，其输出端1Q被清除为低电平，1$overline{Q}$被置为高电平。这是一个异步操作，优先级高于同步操作（即J、K和CP的联合作用）。

　　引脚2 (1Q)：第一个J-K触发器的正常输出端。它的状态会根据J、K和CP的输入以及CLR的状态而改变。

　　引脚3 (1$overline{Q}$)：第一个J-K触发器的反向输出端。它的状态总是与1Q相反。如果1Q为高电平，则1$overline{Q}$为低电平，反之亦然。

　　引脚4 (1CP)：第一个J-K触发器的时钟输入端。74LS73的触发器是下降沿触发的，这意味着输出状态的变化只发生在时钟信号从高电平跳变到低电平的瞬间。在时钟高电平或低电平期间，J和K输入端的任何变化都不会直接影响输出状态，除非在时钟的下降沿到来时这些输入已被稳定。

　　引脚5 (1K)：第一个J-K触发器的K输入端。K输入与J输入一起决定了触发器在时钟下降沿到来时的行为模式。

　　引脚6 (1J)：第一个J-K触发器的J输入端。J输入与K输入一起决定了触发器在时钟下降沿到来时的行为模式。

　　引脚7 (GND)：接地引脚，连接到电路的公共地线，通常是0V电位。这是所有数字集成电路正常工作必不可少的电源连接。

　　引脚8 (2J)：第二个J-K触发器的J输入端。功能与引脚6类似，但对应第二个触发器。

　　引脚9 (2K)：第二个J-K触发器的K输入端。功能与引脚5类似，但对应第二个触发器。

　　引脚10 (2CP)：第二个J-K触发器的时钟输入端。功能与引脚4类似，但对应第二个触发器。同样是下降沿触发。

　　引脚11 (2$overline{Q}$)：第二个J-K触发器的反向输出端。功能与引脚3类似，但对应第二个触发器。

　　引脚12 (2Q)：第二个J-K触发器的正常输出端。功能与引脚2类似，但对应第二个触发器。

　　引脚13 (2CLR)：第二个J-K触发器的异步清除输入端。功能与引脚1类似，但对应第二个触发器。当该引脚为低电平（逻辑'0'）时，第二个J-K触发器被强制复位，其输出端2Q被清除为低电平，2$overline{Q}$被置为高电平。

　　引脚14 (VCC)：电源输入引脚，连接到正电源电压，对于TTL器件通常是+5V。这是芯片正常工作所需的电源供应。

　　从引脚图可以看出，两个J-K触发器的引脚分布是相对独立的，除了共享VCC和GND之外，每个触发器都有自己独立的J、K、CP、CLR输入以及Q和$overline{Q}$输出。这种设计提供了极大的灵活性，允许工程师独立地控制和利用两个触发器。

　　二、74LS73功能表与操作模式分析

　　74LS73的功能表详细描述了触发器在不同输入条件下的工作状态。由于其异步清除功能的存在，我们首先要考虑清除输入端（CLR）的状态，因为它具有最高优先级。

　　以下是单个J-K触发器（例如，第一个触发器，对应输入1CLR, 1J, 1K, 1CP和输出1Q, 1$overline{Q}$）的功能表：

　　74LS73单个J-K触发器功能表

　　异步输入同步输入（时钟下降沿前）输出（时钟下降沿后）操作模式

　　CLRCPJK

　　LXXX

　　H↓LL

　　H↓HL

　　H↓LH

　　H↓HH

　　HHXX

　　HLXX

　　H↑XX

　　导出到 Google 表格

　　符号说明：

　　H：高电平（逻辑'1'）

　　L：低电平（逻辑'0'）

　　X：任意状态（可以是高电平或低电平，不影响操作）

　　↓：时钟从高电平到低电平的下降沿

　　↑：时钟从低电平到高电平的上升沿

　　Q$_n$：触发器在当前时钟下降沿到来之前的输出状态

　　$overline{Q}$$_{n}$：触发器在当前时钟下降沿到来之前的反向输出状态

　　Q$_{n+1}$：触发器在时钟下降沿到来之后的输出状态

　　$overline{Q}$$_{n+1}$：触发器在时钟下降沿到来之后的反向输出状态

　　接下来，我们对每种操作模式进行详细解读：

　　1. 异步清除模式 (CLR = L)

　　条件：当清除输入端（CLR）被置为低电平（L）时。

　　结果：触发器的输出1Q（或2Q）立即被强制清零为低电平，而其反向输出1$overline{Q}（或2overline{Q}$）被置为高电平。

　　特性：这种操作是异步的，这意味着它不受时钟信号CP和同步输入J、K的控制。只要CLR为低电平，触发器就会保持清除状态。无论J、K和CP处于何种状态，CLR低电平都将覆盖所有其他操作。这在系统上电复位、错误状态恢复或初始化时非常有用。

　　2. 同步操作模式 (CLR = H)

　　当清除输入端CLR为高电平（H）时，触发器进入同步工作模式，其输出状态的变化将由J、K输入和时钟CP的下降沿共同决定。

　　保持模式 (J = L, K = L)

　　条件：在时钟CP的下降沿到来之前，J输入为低电平，K输入也为低电平。

　　结果：触发器的输出状态保持不变，即Q$_{n+1}$ = Q$_n$。无论时钟信号如何变化，只要J和K都为低电平，触发器就会记住并保持其当前状态。这就像一个存储单元，在接收到新的指令之前，持续保存其数据。

　　置位模式 (J = H, K = L)

　　条件：在时钟CP的下降沿到来之前，J输入为高电平，K输入为低电平。

　　结果：触发器的输出Q${n+1}被置为高电平，overline{Q}$${n+1}$被置为低电平。这种模式常用于将触发器设置为逻辑“1”状态。

　　复位模式 (J = L, K = H)

　　条件：在时钟CP的下降沿到来之前，J输入为低电平，K输入为高电平。

　　结果：触发器的输出Q${n+1}被置为低电平，overline{Q}$${n+1}$被置为高电平。这种模式常用于将触发器设置为逻辑“0”状态。

　　翻转模式 (J = H, K = H)

　　条件：在时钟CP的下降沿到来之前，J输入为高电平，K输入也为高电平。

　　结果：触发器的输出Q${n+1}将翻转其当前状态，即如果Qn是高电平，则Q{n+1}变为低电平；如果Qn是低电平，则Q{n+1}变为高电平。同时，overline{Q}$${n+1}$也相应翻转。这个模式是J-K触发器区别于S-R触发器的关键特性，因为它解决了S-R触发器在S=H, R=H时的不确定状态问题。翻转模式使其成为构建计数器和分频器的理想选择。

　　3. 时钟非下降沿期间 (CP = H, L, ↑)

　　条件：当CLR为高电平，且时钟CP处于高电平、低电平或正在经历上升沿时。

　　结果：触发器的输出状态Q$_{n+1}$ = Q$_n$，即保持不变。

　　特性：74LS73是下降沿触发的触发器。这意味着只有在时钟信号从高电平变为低电平的瞬间，J和K输入才会被采样，并根据功能表更新输出。在时钟的其他阶段，即使J和K输入发生变化，触发器的输出也不会立即响应。这种同步行为确保了电路的稳定性和可预测性，避免了输入抖动或毛刺对输出的直接影响。

　　三、74LS73的应用举例

　　74LS73 J-K触发器的灵活性使其在各种数字电路应用中都非常有用。

　　1. 计数器

　　通过将J和K输入都连接到高电平（H），使触发器工作在翻转模式，然后将一个触发器的输出Q连接到下一个触发器的时钟输入CP，就可以轻松构建一个异步二进制计数器。例如，一个4位的二进制计数器可以通过串联四个74LS73触发器实现。每个触发器在接收到前一个触发器Q输出的下降沿时翻转，从而实现二进制计数。这种计数器通常称为纹波计数器，因为时钟信号像纹波一样从一个触发器传播到下一个触发器。

　　2. 分频器

　　将J和K都连接到高电平（H），并输入一个时钟信号到CP端，74LS73就可以实现二分频。每当输入时钟CP产生一个下降沿，触发器的输出Q就会翻转一次，因此输出信号的频率将是输入时钟频率的一半。这是数字电路中实现频率划分的最基本方法之一。多个74LS73可以串联起来实现多级分频，例如，两个触发器可以实现四分频（22），三个可以实现八分频（23），以此类推。

　　3. 移位寄存器

　　J-K触发器也可以作为移位寄存器的基本单元。通过巧妙地连接触发器的Q输出到下一个触发器的J和K输入，并使用公共时钟，可以实现数据的串行移位。虽然专用的移位寄存器芯片（如74LS164/165）更常见，但J-K触发器在某些特定移位寄存器设计中仍有其应用。

　　4. 数据存储与锁存

　　在J=L, K=L的保持模式下，74LS73可以作为一位存储器，锁存数据直到下一个时钟下降沿到来。这在需要暂时存储某个状态或数据位的情况下非常有用。

　　5. 其他时序逻辑电路

　　74LS73还可以用于构建更复杂的时序逻辑，例如序列发生器、状态机等。其异步清除功能对于实现系统复位和初始化至关重要，而J-K模式的灵活性则允许设计师根据需求构建各种逻辑。

　　四、使用74LS73时的注意事项

　　在使用74LS73时，有几个重要的实践点需要注意：

　　电源和接地：确保VCC和GND连接正确且稳定。不稳定的电源可能导致触发器误动作。

　　时钟信号：74LS73是下降沿触发的。时钟信号的上升和下降时间（边沿速率）应该在芯片规范允许的范围内。过慢的边沿可能导致不确定的触发。

　　J、K输入稳定性：在时钟下降沿到来之前，J和K输入必须保持稳定。存在建立时间（Setup Time）和保持时间（Hold Time）的要求。如果在时钟下降沿附近J或K输入发生变化，可能会导致触发器进入不确定状态或产生亚稳态。

　　未使用的输入：所有未使用的输入引脚（J、K、CP、CLR）不应悬空。通常，J和K输入可以连接到VCC（高电平）或GND（低电平），而未使用的时钟输入CP通常连接到GND，或者如果触发器完全不使用，则其所有输入都可以连接到GND。清除输入CLR通常建议连接到VCC，除非需要异步清除功能。

　　输出负载：74LS73的输出驱动能力有限，不能直接驱动大电流负载。如果需要驱动LED或其他高电流器件，应使用限流电阻或缓冲器。

　　噪声和去耦：在电源引脚VCC和GND之间放置一个0.1$mu$F的去耦电容靠近芯片，有助于滤除电源噪声，提高电路稳定性。

　　级联延迟：在构建异步计数器等级联电路时，要注意触发器的传播延迟。随着级数的增加，总的延迟会累积，这可能会限制电路的最高工作频率。对于需要高速操作的应用，同步计数器（如74LS163/161）可能更合适。

　　五、总结

　　74LS73作为一款经典的J-K触发器集成电路，以其双触发器配置、下降沿触发特性和异步清除功能，在数字逻辑电路设计中发挥着不可或缺的作用。掌握其引脚功能和操作模式是理解和应用其构建计数器、分频器、移位寄存器等时序电路的基础。通过合理的设计和遵循使用规范，74LS73能够提供稳定可靠的数字逻辑功能，为各种电子系统提供强大支持。虽然现代设计中可能更多地采用可编程逻辑器件（如FPGA或CPLD），但理解和掌握像74LS73这样的基础逻辑器件，对于任何数字电路工程师来说仍然是至关重要的。