74LS373 引脚图及功能表详细介绍

74LS373 是一款八路三态 D 型透明锁存器，是 TTL 家族中非常常用的一种集成电路。它在数字电路设计中扮演着重要的角色，广泛应用于数据存储、数据缓冲、地址锁存等场景。理解其引脚功能和工作原理对于进行正确的电路设计至关重要。本文将对 74LS373 的引脚图和功能表进行详细的阐述，并深入探讨其工作原理、应用场景以及与其他类似芯片的比较。

1. 74LS373 概述

74LS373 是一款由八个 D 型触发器组成的锁存器，每个触发器都具有独立的 D 输入和 Q 输出。它之所以被称为“透明锁存器”，是因为当使能信号有效时（即锁存使能 (LE) 为高电平），Q 输出会直接跟随 D 输入的变化，就像一个透明的通路。当使能信号无效时（LE 为低电平），Q 输出会保持锁存使能信号变为低电电平瞬间 D 输入的状态，即使 D 输入后续发生变化，Q 输出也不会随之改变。此外，74LS373 还具有三态输出功能，这意味着其输出除了高电平（H）和低电平（L）之外，还可以处于高阻态（Z），这使其非常适合在总线型系统中应用，可以有效地控制数据传输。

该芯片通常采用 20 引脚双列直插式封装（DIP）或表面贴装封装（SOP）。其内部电路采用低功耗肖特基（LS）技术，在保证较高工作速度的同时，有效降低了功耗，这使得它在各种数字系统中都能有良好的表现。

2. 74LS373 引脚图及引脚功能

理解 74LS373 的引脚功能是正确使用该芯片的基础。下面是 74LS373 的典型引脚图和各引脚的详细功能描述：

2.1 74LS373 典型引脚图

（此处应插入 74LS373 的引脚图，但由于文本格式限制无法直接显示图片，请读者自行参考相关资料中的 74LS373 引脚图。）

2.2 引脚功能详细说明

• VCC (引脚 20)： 电源电压输入端。通常接 +5V 直流电源。这是芯片正常工作所需的供电引脚，必须稳定供电。

• GND (引脚 10)： 接地端。所有数字信号的参考电平。通常接 0V。

• D0 - D7 (引脚 3, 4, 7, 8, 13, 14, 17, 18)： 数据输入端。这是八个独立的 D 型触发器的数据输入，当锁存使能信号（LE）为高电平时，这些输入端的数据会直接传输到对应的 Q 输出端。这些输入端可以连接到微控制器的数据总线、传感器输出或其他数字信号源。

• Q0 - Q7 (引脚 2, 5, 6, 9, 12, 15, 16, 19)： 数据输出端。这些是八个 D 型触发器的输出端。在锁存使能信号（LE）有效时，它们反映 D 输入的状态；在锁存使能信号（LE）无效时，它们保持锁存瞬间 D 输入的状态。这些输出端可以驱动 LED、连接到微控制器的输入端口、或其他数字逻辑电路。

• LE (Latch Enable，锁存使能，引脚 11)： 锁存控制输入端。这是一个高电平有效的控制信号。

• 当 **LE = 高电平（H）**时：锁存器处于“透明”模式。Q 输出端会实时跟随 D 输入端的状态变化，即 Qn=Dn。此时，D 输入的任何变化都会立即反映在 Q 输出上。

• 当 **LE = 低电平（L）**时：锁存器处于“锁存”模式。Q 输出端会保持 LE 信号从高电平变为低电平瞬间 D 输入的状态。D 输入的后续变化不会影响 Q 输出。 这个引脚是 74LS373 核心功能之一，用于控制数据的捕获和保持。

• OE (Output Enable，输出使能，引脚 1)： 输出控制输入端。这是一个低电平有效的控制信号。

• 当 **OE = 低电平（L）**时：Q 输出端处于正常工作状态，即可以输出高电平（H）或低电平（L）。此时，Q 输出端将根据 LE 和 D 输入的状态进行输出。

• 当 **OE = 高电平（H）**时：Q 输出端处于高阻态（Z）。在高阻态下，Q 输出端与电路断开，既不输出高电平也不输出低电平，表现为很高的阻抗。这使得多个 74LS373 芯片的输出可以并联到同一条总线上，通过控制 OE 信号来选择哪个芯片的输出是有效的，从而避免总线冲突。 OE 引脚是实现 74LS373 三态输出功能的关键，特别适用于数据总线应用。

3. 74LS373 功能表

功能表清晰地展示了 74LS373 在不同控制信号组合下的工作状态。

3.1 74LS373 功能表

说明：

• H = 高电平

• L = 低电平

• X = 任意（高电平或低电平，或变化）

• Q0 = 锁存状态（即 LE 从高电平变为低电平瞬间 D 的状态）

• Z = 高阻态

3.2 功能表解析

• 第一行和第二行 (OE=L, LE=H)： 这两行描述了 74LS373 的“透明”工作模式。当输出使能（OE）为低电平（允许输出）且锁存使能（LE）为高电平（允许数据通过）时，数据输入 D 的状态会直接、实时地反映在 Q 输出端。如果 D 是高电平，Q 就是高电平；如果 D 是低电平，Q 就是低电平。这种模式下，芯片就像一个简单的缓冲器，将输入信号传递到输出端。

• 第三行 (OE=L, LE=L)： 这一行描述了 74LS373 的“锁存”工作模式。当输出使能（OE）为低电平（允许输出）且锁存使能（LE）为低电平（禁止数据通过）时，Q 输出端会保持 LE 信号从高电平变为低电平的瞬间 D 输入的状态。这意味着，即使 D 输入随后发生变化，Q 输出也不会改变，它将保持被“捕获”的数据。这是 74LS373 作为锁存器最重要的功能，用于存储临时数据。

• 第四行 (OE=H)： 这一行描述了 74LS373 的“输出禁止”工作模式。当输出使能（OE）为高电平（禁止输出）时，无论锁存使能（LE）和数据输入（D）处于何种状态，Q 输出端都会进入高阻态（Z）。在高阻态下，Q 输出端表现为与电路断开，不输出任何电平。这种状态在总线系统中非常有用，可以防止多个器件同时向总线驱动数据，从而避免冲突。

4. 74LS373 的工作原理

74LS373 的核心是八个独立的 D 型触发器，它们并行工作。每个 D 型触发器都有一个数据输入 (D)、一个时钟输入（在这里由 LE 引脚控制）和一个数据输出 (Q)。

当 LE 引脚为高电平时，所有八个 D 型触发器都处于“透明”模式。这意味着它们的内部逻辑门被打开，D 输入直接连接到触发器的内部存储单元，并立即反映在 Q 输出上。此时，芯片的功能类似于一个简单的缓冲器，可以实时传递数据。

当 LE 引脚从高电平变为低电平的下降沿到来时，触发器会将此时刻 D 输入端的数据“锁存”或“捕获”到其内部存储单元中。一旦数据被锁存，即使 D 输入随后发生变化，Q 输出也会保持锁存瞬间的状态，直到 LE 再次变为高电平。这类似于拍摄一张快照，将某一时刻的数据永久保存下来。

OE 引脚则控制着整个芯片的输出缓冲器。当 OE 为低电平时，输出缓冲器使能，Q 输出能够正常驱动负载。当 OE 为高电平时，输出缓冲器被禁用，Q 输出进入高阻态。这种三态输出能力使得 74LS373 能够灵活地应用于共享总线的系统中，例如微处理器的数据总线。在这些系统中，多个设备可能需要向同一条总线发送数据，但同一时刻只能有一个设备处于活动状态。通过控制 OE 引脚，可以精确地选择哪个设备的输出可以连接到总线，从而避免数据冲突。

5. 74LS373 的典型应用

74LS373 作为一种多功能锁存器，在数字系统中有着广泛的应用，尤其是在微处理器和微控制器相关的设计中。

5.1 地址锁存器

在许多微处理器系统中，地址总线和数据总线是分时复用的。这意味着在某个时钟周期，总线可能传输地址信息，而在另一个时钟周期，它可能传输数据信息。为了在地址有效时将其捕获并保持住，就需要一个地址锁存器。74LS373 正是这种应用场景的理想选择。

微处理器会首先将地址信息放到地址/数据复用总线上，并发出一个地址锁存使能信号（通常连接到 74LS373 的 LE 引脚）。当 LE 变为高电平时，74LS373 将总线上的地址信息捕获并传递到其 Q 输出端。随后，LE 信号变为低电平，74LS373 就会锁存住这个地址，即使总线随后开始传输数据，锁存的地址仍然保持稳定。这个稳定的地址就可以用于访问外部存储器（如 RAM 或 ROM）或其他外围设备。同时，微处理器可以通过控制 74LS373 的 OE 引脚来确保在不需要地址时，锁存器的输出处于高阻态，避免干扰总线。

5.2 数据缓冲器/数据存储

当需要将来自某个设备的数据临时存储起来，或者需要将数据从一个速度较快的总线传输到一个速度较慢的设备时，74LS373 可以作为数据缓冲器使用。例如，一个高速的传感器可能以脉冲形式输出数据，微控制器可能无法实时处理所有的脉冲。通过将传感器的输出连接到 74LS373 的 D 输入，并周期性地发出 LE 信号来捕获数据，微控制器可以在合适的时候读取 74LS373 的 Q 输出，从而实现数据同步和缓冲。

此外，在需要扩展微控制器 I/O 口的场合，74LS373 也可以作为简单的并行输出口扩展。微控制器将需要输出的数据发送到 74LS373 的 D 输入，通过一个脉冲使能信号将其锁存，然后 74LS373 的 Q 输出可以驱动外部设备，例如 LED 显示器、继电器等。

5.3 总线驱动器/收发器

由于 74LS373 具有三态输出功能，它非常适合作为总线驱动器或收发器的一部分。在一个多主多从的共享总线系统中，多个器件可能需要连接到同一条总线。为了避免当多个器件同时向总线发送数据时发生冲突（“总线竞争”），通常会使用带有三态输出的器件。当某个器件需要向总线发送数据时，它的 OE 引脚被使能（低电平），其输出连接到总线。当该器件不需要发送数据时，它的 OE 引脚被禁用（高电平），其输出进入高阻态，从而将其与总线断开。74LS373 的八位并行结构和三态输出特性使其非常适合这种应用，可以有效地控制数据流向。

5.4 LED 显示驱动

74LS373 可以用于驱动多位 LED 数码管或 LED 阵列。将微控制器输出的数据（例如 BCD 码）连接到 74LS373 的 D 输入端，通过控制 LE 信号将数据锁存。然后，74LS373 的 Q 输出可以直接连接到 LED 的段选线或位选线，从而驱动 LED 显示。由于 74LS373 能够保持数据，微控制器不需要持续地发送数据，只需在数据改变时更新一次即可，这减轻了微控制器的工作负担。

6. 74LS373 与其他类似芯片的比较

在数字电路中，有许多功能相似的芯片，例如锁存器、触发器和寄存器。了解 74LS373 与它们之间的区别和联系，有助于更好地选择合适的芯片。

6.1 与 D 型触发器 (D-FF) 的比较

• D 型触发器： 是一种基本的时序逻辑单元。它在时钟脉冲的特定边沿（上升沿或下降沿）将 D 输入端的数据传输到 Q 输出端。一旦时钟沿到来，Q 输出就会保持这个状态，直到下一个时钟沿到来。D 型触发器通常是单位的（即一个 D 输入和一个 Q 输出）。

• 74LS373 (八路 D 型透明锁存器)： 74LS373 是由八个 D 型触发器并联组成，但其“时钟”输入（即 LE 引脚）的工作方式有所不同。它是一个“透明”锁存器，当 LE 为高电平期间，Q 实时跟随 D。只有当 LE 从高电平变为低电平的下降沿时，数据才被“锁存”。这种透明性是其与标准边沿触发 D 型触发器最大的区别。

6.2 与 74LS374 (八路 D 型边沿触发器) 的比较

74LS374 也是一个八路 D 型触发器，但它是边沿触发的，而不是透明锁存器。

• 74LS374： Q 输出只在时钟（CLK）的上升沿（或下降沿，取决于具体型号）捕获 D 输入的状态。在时钟信号高电平或低电平期间，D 输入的变化不会影响 Q 输出，直到下一个时钟边沿到来。它更适合需要严格同步时序的应用。

• 74LS373： 如前所述，在 LE 为高电平期间是透明的，Q 实时跟随 D。这使得它在某些场合（如地址锁存）更加方便，因为可以在 LE 为高电平期间有足够的时间让地址信号稳定下来。

选择 74LS373 还是 74LS374 取决于具体的时序要求。如果需要严格的边沿同步，74LS374 更合适。如果需要一个在使能期间透明，然后在使能信号取消时锁存的设备，74LS373 是更好的选择。

6.3 与寄存器 (Register) 的比较

寄存器通常是一组触发器，用于存储多位数据。从广义上讲，74LS373 也可以被视为一个寄存器，因为它能够存储八位数据。然而，术语“寄存器”通常更泛指，可以包括移位寄存器、计数器寄存器等多种类型，而 74LS373 是特指的透明锁存寄存器。

7. 设计注意事项与常见问题

在使用 74LS373 或其他数字集成电路时，有一些重要的设计注意事项和常见问题需要注意，以确保电路的稳定性和可靠性。

7.1 电源去耦

在使用 74LS373 时，电源去耦是一个非常关键的环节。在 VCC 和 GND 引脚之间尽可能靠近芯片放置一个 0.1µF 的陶瓷电容。这个电容被称为去耦电容或旁路电容，它的作用是为芯片提供一个局部的高频电源储能，当芯片内部电路瞬时电流需求变化时，去耦电容能够迅速提供电流，防止 VCC 线上电压出现瞬时跌落或尖峰，从而避免引起芯片误动作或产生噪声。对于多个 74LS373 或其他数字芯片，每个芯片都应独立设置去耦电容。

7.2 输入悬空问题

TTL 器件的输入引脚通常不能悬空（不连接任何信号）。对于 74LS 系列芯片，悬空的输入引脚通常会被解释为逻辑高电平（H）。然而，这种状态是不稳定的，容易受到噪声干扰，从而导致芯片误动作。因此，所有未使用的输入引脚都应该通过上拉电阻连接到 VCC（通常是 1kΩ 到 10kΩ），或者连接到确定的低电平（GND）。对于 74LS373，所有 D 输入、LE 和 OE 引脚在不使用时都应有确定的电平。

7.3 扇出能力

74LS373 的输出引脚具有一定的扇出能力，即它们可以驱动一定数量的相同逻辑系列的输入。在使用时，需要确保 74LS373 的 Q 输出所驱动的负载不超过其最大扇出能力，否则可能导致输出电平不正确或芯片过载。查阅 74LS373 的数据手册可以获得精确的扇出能力参数。如果需要驱动更多负载，可能需要额外的缓冲器或驱动芯片。

7.4 竞争冒险与毛刺

在数字电路中，当信号通过不同路径到达某个逻辑门，且这些路径的延迟时间不同时，可能会导致输出出现短暂的错误状态，这就是竞争冒险或毛刺。尽管 74LS373 本身作为锁存器可以帮助抑制毛刺，但在设计使用 74LS373 的电路时，仍需注意输入信号的时序，尤其是 LE 和 D 输入之间的关系。在 LE 从高电平变为低电平的时刻，D 输入必须保持稳定，以确保正确的数据被锁存。任何在 LE 转换期间 D 输入的跳变都可能导致锁存错误。

7.5 功耗考虑

尽管 74LS 系列芯片属于低功耗肖特基家族，但多个芯片在高速工作时仍然会消耗一定的功率。在设计大型数字系统时，需要对总功耗进行估算，并确保电源能够提供足够的电流。散热问题也可能需要考虑，尤其是在芯片工作温度较高或环境温度较高的情况下。

7.6 与 CMOS 逻辑电平的兼容性

74LS373 是 TTL（晶体管-晶体管逻辑）家族的芯片。其逻辑高电平通常为 2V 至 5V，逻辑低电平为 0V 至 0.8V。如果需要与 CMOS（互补金属氧化物半导体）逻辑电平（通常为 0V 至 VCC）的芯片进行接口，可能需要进行电平转换，以确保信号能够被正确识别。例如，TTL 输出可以直接驱动 CMOS 输入，但 CMOS 输出驱动 TTL 输入可能需要上拉电阻。

8. 总结

74LS373 是一款功能强大且应用广泛的八路三态 D 型透明锁存器。其独特的“透明”模式和“锁存”模式的结合，以及关键的三态输出功能，使其成为地址锁存、数据缓冲和总线控制等应用场景的理想选择。通过深入理解其引脚功能、工作原理和功能表，工程师可以有效地将其集成到各种数字电路设计中。同时，遵循良好的设计实践，如电源去耦、输入处理和扇出管理，是确保 74LS373 及其所在电路稳定可靠运行的关键。虽然现代设计中可能越来越多地使用可编程逻辑器件（如 FPGA 或 CPLD），但在许多成本敏感或对简单功能有明确需求的场合，像 74LS373 这样的经典逻辑芯片仍然是不可或缺的组成部分。对这些基本逻辑单元的透彻理解，是构建复杂数字系统的基石。