过渡到更小的节点是模拟设计的主要绊脚石。

　　具有异构电压域的片上系统 (SoC) 设计正越来越多地从定制模拟 IP 转向自动化实现，因此设计工程师不必担心手动模拟定制导致的进度延误。它还为芯片设计人员节省了几个月的设计过程，同时使模拟电路不易受到片上环境的影响。

　　请务必注意，自动生成的模拟 IP 并不等同于现成的模拟 IP。相反，模拟IP发生器将先前生成的定制设计模块引入设计流程，并使用专用工具在数小时内定制合适的IP。反过来，这又节省了大量的集成时间和精力。

　　其中之一 半导体工程师面临的主要挑战 然而，在分析他们的解决方案时，围绕着模拟设计从一个芯片制造工艺节点转移到另一个芯片制造工艺节点时可以缩小多少。换句话说，某些模拟构建模块不能充分扩展到较小的IC制造节点。此外，虽然数字逻辑在现代SoC中越来越便宜，但并非所有模拟功能都可以经济地集成。

　　“一旦你开始选择不同的工艺，速度、功耗和成本也成为关键的设计考虑因素，”Synopsys物联网战略营销经理Ron Lowman说。虽然一些模拟设计可以利用基于CMOS的标准设计，但较小的物联网设计确实需要特殊的工艺技术，这成为设计模拟IP的关键因素。

　　图 1：SoC 设计的模拟/混合信号 IP(左下角)必须符合晶圆厂工艺节点的要求。(来源：新思科技)

　　在这个十字路口，IP供应商与半导体晶圆厂的密切关系非常重要。以Analog Bits为例，它提供了高性能模拟的基本构建模块，最近被芯片设计服务提供商SEMIFIVE收购。模拟位加入 英特尔代工服务 (IFS) 以及 2022 年初的 IP 联盟计划，以支持英特尔在时钟、传感器和 I/O 方面的 16 纳米工艺。

　　Analog Bits还宣布为格芯(GF)的12纳米12LP工艺节点提供其IP产品组合，并公布了模拟和混合信号IP的计划，以满足 台积电的 4 纳米和 3 纳米工艺节点.

　　模拟 IP 的未来挑战

　　虽然从高度手动的模拟设计流程过渡到自动生成模拟IP模块的代码可以节省大量时间和集成工作，但这并非没有挑战，尤其是当芯片代工厂不断转向更小的制造工艺时。

　　半导体晶圆厂每六个月推出一次新的工艺技术，这些技术不仅仅是前一个节点的缩小版本;它们越来越复杂，并且在结构上与前一个节点不同。这种动态的一个例子是台积电的新型N3 FINFLEX技术，该技术在铸造厂的 2022 研讨会.

　　在相当长的一段时间内，向较小节点的过渡一直被视为模拟设计领域的主要绊脚石。这使得IP供应商最近宣布支持4纳米和3纳米工艺几何形状成为一个值得注意的前提。然而，当涉及到主要为数字设计的较小节点时，模拟工程师将不得不以不同的方式做事。

　　从 鳍式场效应晶体管到全方位栅极 先进节点中的(GAA)制造工艺技术也将带来独特的工程挑战，如电容补偿。因此，这些先进节点的模拟集成将需要更高水平的混合信号电路创新。

　　此外，4 nm和3 nm节点上的模拟和混合信号设计将需要新一代的工具链来补充传统的SPICE模拟器。

　　“模拟仿真器需要不断增强其模型解析器，以支持最新和最好的过程节点，”西门子EDA部门AMS部门产品，营销和业务开发主管Sathish Balasubramanian说。“这一点至关重要，因为模拟模拟器用于表征标准单元库，这些库将成为新芯片的基础数字构建模块。

　　图 2：较小节点上的模拟/混合信号 IP 需要新一代设计工具链。(出处：西门子EDA)

　　此外 EDA 工具链，模拟和混合信号IP供应商提供的工具包对于快速跟踪，简化和重新风险设计过程也至关重要。这意味着IC开发人员不必弄清楚如何将这些IP构建模块集成到其SoC设计中。

　　本文最初发表于 电子电气时报.

　　马吉德·艾哈迈德，EDN和Planet Analog的主编，已经报道了二十多年的电子设计行业。