原标题：新思科技IC Validator凭借突破性技术实现更快速物理签核收敛

　　业界首创的弹性CPU调配技术可将物理验证签核的成本降低40％

　　·       机器学习驱动的对问题源头的分析可加快设计收敛速度

　　·       创新的Explorer LVS 相较于传统的LVS检查方法，可提高30倍速度，同时内存使用减少30倍

　　新思科技近日宣布其IC Validator物理验证解决方案的最新版本启用上市，该解决方案包含多项新的创新技术，可加快前沿应用推向市场的时间。IC Validator独特的弹性CPU调配技术可为本地和云环境的物理签核节省多达40％的计算时间。另一项创新技术包含机器学习驱动的问题源头分析，可自动识别关键的设计规则检查（DRC）问题，从而更快地实现DRC的收敛。此外，与传统LVS技术相比，Explorer LVS可使SoC运行时间加快30倍，调试速度也能得到数量级的提升。

　　新思科技芯片设计集团高级副总裁Raja Tabet表示：“设计规模不断扩大、制造复杂性不断升级，开发前沿设计的客户面临设计收敛的挑战。及时的物理验证收敛对于满足苛刻的流片时间表至关重要。新思科技IC Validator的创新功能将为开发者提供更高的性能、更高生产率和更快的芯片上市速度。”

　　作为新思科技Fusion Design Platform™和Custom Design Platform™的重要组成部分， IC Validator是一款全面且具有高度可扩展性的物理验证解决方案。该解决方案包括DRC、LVS、可编程式电学规则检查(PERC)，虚拟金属填充和DFM等增强功能。IC Validator采用智能内存感知负载调度和均衡技术，具有高性能和高度可扩展性等特点，可最大限度地利用主流硬件。它可以在多台机器上同时使用多线程和分布式处理，并且可扩展到1000多个CPU，其优势显著。

　　新思科技Fusion Design Platform中的IC Validator验证可实现快速DRC检查、自动修复、考虑时序的填充和签核，以及与STAR RC™集成，从而可加快收敛速度。IC Validator的实时DRC检查技术可为新思科技Custom Design Platform按要求实现实时DRC监测。