近几年，由于材料和设备的限制，电子产业的金科玉律摩尔定律似乎逐渐走向了瓶颈。尤其是到了14nm之后，以往随着节点往前推进，Die Cost下降而Perforrmance提升的定律被打破，集成电路产业迎来了大挑战。但三星作为一个全球数一数二的IDM，为了继续延续摩尔定律，在由SEMI主办的中国国际半导体技术大会(CSTIC2017)上，三星给出了独到的见解。

因此厂商们需要针对不同的应用，在相同节点上开发出不同的方案：

在14nm/10nm的情况下，开发者们还可以在现有的体系下做改进，但是进入到了7nm，则对技术创新有了新的选择。三星需要从两方面创新：一是技术创新，也就是3D结构加patterning;另一种则是系统创新的ememory加packaging。

三星认为，移动处理器虽然推动产业界向7nm进展，但是由于物联网的存在和即将爆发，且这些产品对成本很敏感，因此28nm这个甜蜜节点将会存在很长一段时间。

除了传统的28nm，三星认为28nmFD-SOI工艺因为其优势，会成为三星关注的一个重点。FD-SOI最大的亮点在于超低功耗，尤其是对比HKMG(后闸极，约50%+)，如今物联网(IoT)、汽车等嵌入开发对芯片的这一特性非常敏感，ST、飞思卡尔等都明确表态支持且等待排片。

7nm之后的架构和材料的创新

回到现在产业界正在紧盯的7nm工艺，三星认为它会在2018年到来，因为沟道变窄了，那就要求在在设计制备的时候需要从架构、沟道材料和工艺制备上进行创新，而GAA、三五族沟道材料和EUV光刻是对应的最好答案。

在这里我们详细介绍一下GAA和三五族沟道材料：

(1) Gate-all-around (GAA)

GAA有时候被称作横向纳米线场效应管。这是一个周边环绕着 gate 的 FinFet 。GAA 晶体管能够提供比 FinFet 更好的静电特性，这个可满足某些栅极宽度的需求。

从表面上看， GAA 和栅极夹杂在源极和漏极之间的 MOSFET 很类似。另外， GAA 同样包含了 Finfet ，但和目前 fin 是垂直使用的 Finfet 不同， GAA 的 Finfet 是在旁边。GAA Fet 包含了三个或者更多的纳米线，形成沟道的纳米线悬空且从源极跨到漏极。其尺寸是惊人的。 IMEC 最近介绍的一个 GAA fet 的纳米线只有 8nm 直径。

控制电流流动的 HKMG 架构能够填补源极和漏极之间的差距。

但是从 FinFet 向 GAA 的转变并不会有很大的优势，当中你只是获得了对晶体管静电性能控制的提升。GAA 最大的提升在于缩小了栅极宽度。这样你就可以得到一个全环绕和一点的静电性能的控制。当然， gate 的缩小是必不可少的。

在GAA上，也分为两种方案，一种是水平的，它能够打破FinFET的限制。

另一种是垂直的，能突破更多的物理限制。

(2)三五族沟道材料

沟道材料这一段时间以来一直是个热门的话题。沟道是一个连接MOS器件源与漏之间的一个导电区域。当一个MOSFET晶体管在导通时栅电容器加在沟道上的电压会产生一个反型层，使少数载流子在源与漏之间很快通过。反之则晶体管关闭。

沟道材料中发生大的改变是在90纳米工艺，那时全球工业界开始引入应变硅材料。芯片制造商采用外延工艺在PMOS晶体管形成中集成了SiGe的应变硅，或者称让晶格结构发生畸变。这样可以通过增加空穴的迁移率来达到增大驱动电流。

芯片制造商在10nm或者7nm工艺时沟道材料必须要作改变。在一段时间中曾认为首选是在PMOS中采用Ge,以及NMOS中采用InGaAs材料。因为Ge的电子迁移率可达3,900cm平方/Vs，而相比硅材料的为1,500cm，InGaAs的电子迁移率可达40,000cm平方/Vs。但是三五族沟道材料受到了厂商的更多关注。

与硅相比，由于III-V化合物半导体拥有更大的能隙和更高的电子迁移率，因此新材料可以承受更高的工作温度和运行在更高的频率下。且没有明显的物理缺陷，而且跟目前的硅芯片工艺相似，很多现有的技术都可以应用到新材料上，因此也被视为在10nm之后继续取代硅的理想材料。目前需要解决的最大问题，恐怕就是如何提高晶圆产量并降低工艺成本了。

三星认为到了7nm，EUV光刻是势在必行，但EUV光刻生产中仍有一些设备上的难题亟待攻克。其中就包括对空白检验工具和光刻胶光化学性质的研究。

7nm之后的系统创新

根据三星介绍，7nm之后除了在架构和材料商创新，还可以在系统上创新。其中包括了MRAM创新方案和集成封装。

三星认为，MRAM是最有希望替代Flash的存储技术，因为需要更少的mask，所以其称为会变得更低，再加上功耗优势，这让mram称为他们关注的方向。

MRAM的全称是Magnetoresistance Random Access Memory，磁致电阻随机存储器。目前，MRAM的诸多研究中，已经可以开始生产的产品结构被称为STT-MRAM(Spin Transfer Torque Magnetoresistance Random Access Memory，自旋注入磁化反转磁致电阻随机存储器)。MRAM的结构并不复杂，原理也不难。它采用了类似三明治的结构。

另外，集成封装也是三星看好的另一个系统解决方案。三星认为，借助2.5D/3D的封装技术，最终做出来的芯片拥有更高的带宽，进而带来更强的系统性能。

【相关新闻】7nm争夺战即将打响 EUV是否够成熟？

1月12日，台积电对外公布财报，其2016年年营收创下历史新高，达到299.57亿美元。其中，先进工艺制程营收贡献显著。16/20纳米制程去年第四季度出货占比达到33%，28纳米制程第四季度出货占比达到24%。

先进制程显然对吸引高利润率业务极为关键，各家企业早在各个节点上展开时间竞赛。如今，先进制程的战役已在10纳米开锣，继台积电与联发科共同推出10纳米产品Helio X30后，三星也携手高通在1月初的CES展上推出了高通骁龙835。下一步的争夺战即将指向7纳米。

7纳米是关键性制程节点

“7纳米是很重要的节点，是生产工艺第一次转向EUV的转折点。三星和台积电都宣布了将采用EUV(极紫外光微影)技术在7纳米，而EUV是摩尔定律能够进一步延续到5纳米以下的关键。” Gartner(中国)研究总监盛陵海表示。

EUV光刻被认为肩负着缩小晶体管尺寸，延续摩尔定律的重任。与目前使用的193纳米波长沉浸式光刻技术相比，EUV可以连续单次曝光，可以大大减少制造过程中的多重曝光步骤、光罩数量以及时间和成本。而如果没有EUV，在7纳米阶段，仅光罩数量就有可能达到80层以上。因此早在2012年，英特尔、三星、台积电就曾联手为生产EUV设备的ASML募集了13.8亿欧元的研发经费。

而从记者多方采访的情况来看，工业界从业人士大多认同10纳米是短节点或是过渡性节点。除尺寸实现缩小外，在性能提升上并没有完全遵循摩尔定律，而7nm则将是长寿的重要节点。

盛陵海指出，7nm与10nm相比，物理尺寸上缩小1.5~1.9倍，各家比例会有些细微差别，不过都可以在同样面积中增加更多的晶体管，速度也应该有提高。

尤其是在7nm的下一个节点——5nm上，有太多的物理极限需要突破。在5nm工艺研发成功前，很有可能7nm将成为AP的主流工艺，跟16/14nm搭配在一起，提供给不同的客户。

比利时微电子研究中心(IMEC)中国总经理丁辉文指出，7nm的重要性还体现在客户需求上。由于苹果、三星等智能手机更新换代节奏加快，这些大客户们更快地转向7nm，要求半导体制造企业也必须走向7nm。

台积电7nm抢跑

台积电中国区负责人罗镇球指出，在7nm节点上，台积电和英特尔、三星的竞争十分激烈，资金的投入都是以数十亿美元计。而根据Gartner公布的数据，设计一颗7nm的SoC芯片大概需要2.71亿美元，比一个28nm的平面器件成本高出9倍之多。

12日的法说会上，台积电共同执行长刘德音正面回应了关于近期业界对台积电7nm制程的传言。他指出，台积电先进制程的节点应该会比16nm约65%~70%的市占率高，在7nm上，台积电现已有20个客户正在洽谈设计，预计全年将有15至20个客户Tape-out(设计定案)。

按照此前的消息，台积电应是于今年第一季度开始7nm风险试产，提供试产初期的CyberShuttle(晶圆光罩共乘服务)，并于今年第二季度接受客户的Tape-out。

若一切顺利按照计划进行，在7nm制程上台积电显然处于领跑位置。

从目前公开信息来看，按英特尔的“工艺-架构-优化”三步走计划，英特尔的10nm制程预计在今年下半年实现产能提升，而7nm的计划则要看2020年年中。有消息称三星在2016年已经引进EUV设备，寄希望于2017年量产7nm制程。

格罗方德公开的7nm投产时间也是2018年。格罗方德首席技术官Gary Patton告诉记者，格罗方德正在集中研发资源攻向7nm制程，而10nm技术则将在做一小部分产品后转换到7nm或者被直接跳过。

当然，也有从业者向记者指出，台积电和三星等存在“偷换概念”的情况，它们的7nm其实约相当于英特尔的10nm。因为英特尔10nm的基本电晶体Gate Pitch(栅极间距)和Fin Pitch(鳍片间距)与台积电、三星类似，只是有源区尺寸略大，但可用其他方式实现一致的性能。

EUV准备好了吗?

盛陵海分析，台积电的策略是为了抢时间抓客户，尽快先发展“普通”的7nm技术，用这个7nm和新开发的12nm(16nm的新升级)作为高低搭配。而三星由于代工业务规模和人力所限，只能集中做10nm和EUV的7nm，而EUV的难度高，所以略慢于台积电。

“在7nmEUV的使用上，三星可能为了与台积电进行差异化竞争，更加积极地采用EUV。”半导体行业专家莫大康表示。

目前，EUV已有相当的进步，但还处于试验阶段。业界普遍的认知是要到2018年才能投入使用，因为EUV尚有包括光刻胶、掩膜、reticlr等在内的许多问题没有彻底解决。尤其是EUV目前的光刻速度还太慢，必须要多台作业，而一台EUV的成本是193的两倍。

丁辉文指出，设计公司应该已经等不及EUV技术成熟了。“在这个阶段就已经要拿出7nm的Design rule和SPICE模型了，设计公司需要这些设计7nm的芯片。”丁辉文说。他表示，就目前的研发看，即使EUV出来，也不太可能代替所有193的步骤，那样成本不占优。

从半导体从业者处了解到，目前的EUV基本上是配合多重曝光在7nm的Poly层用到，而到5nm的时候应该才会大量采用，因为进入到5nm节点时，成熟的EUV的成本效应应该更加显著。

三星2016年就已花费1.78亿美元从ASML采购EUV设备，台积电则预计将从今年1月装设ASML的EUV系统，部分用于生产7nm芯片。据猜测，台积电应该做好了两手打算，等到EUV真正成熟，如果被证明可以降低制造成本，再出一个EUV的工艺制程。