1 是什么决定了FPGA电源要求?

FPGA的功耗需求是由固定的和变化的两种因素综合决定的：工艺技术和硅片设计所带来的静态功耗，以及每一设 计独特的应用所带来的动态功耗。动态功耗是每一资源具体的使用及其使用量的产物， 与信号触发和电容负载充放电导致的额外功耗有关。结果， 负载较重的FPGA设计和具有较高时钟频率的设计通常功耗 更大一些。例如，使用通用I/O和高速串行收发器时，所使 用的I/O标准以及预期的数据速率等因素会确定I/O触发速 率，以及逻辑时钟速率，因此，这类收发器会影响总电源需 求。正如预期，数据速率越快，所需要的时钟频率越高，负 载就必须以更快的频率充放电，因此，功耗也就越高。由 于多种因素确定了FPGA的电源要求，因此，不同的FPGA系 列，即使是完全相同的FPGA在不同的应用环境下，电源要 求都会各不相同。

理解FPG A设计的电源要求会非常复杂， 但是也非常 重要，因此，大部分FPGA供应商都会提供功耗估算工具。 Altera提供了全套的PowerPlay功耗分析工具，包括PowerPlay 早期功耗估算器表单，用于在设计早期阶段估算FPGA系统 的功耗，以及嵌入在Altera Quartus® II软件中的PowerPlay功耗 分析器工具，在设计完成后输出比较准确的功耗分析结果，以确保不会打破散热和供电预算。

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2  将FPGA功耗转换为电源转换器要求

理解FPGA每一电源轨最初的功耗要求只是设计合适的 电源树的第一步；考虑到具体的资源使用情况，还应该评估 其他的需求和考虑，才能进一步提高设计性能。

3 内核电源

FPGA上功耗最大的输入一般是内核电源轨，通常标记为VCC。这是可以理解的，因为内核电源轨驱动逻辑，其使用是任何FPGA设计的关键所在。由于FPGA所包含的逻辑量达到了极高的水平，因此，功耗需求会不断增长。例如，Altera最新的第10代FPG A和SoC，Arr ia®10和Stratix®10系列，充分发挥其高密度特性以及相关的小工艺尺寸优势，器件的逻辑单元数量高达1百万(LE)以上。虽然每一逻辑单元的功耗要低于前一代，但是，资源利用率很高的高频设计的内核电流会超过100 A。

除了要满足大功率需求内核供电电源还必须满足严格的稳态和瞬变电源轨要求。稳态要求是指，不论内核逻辑怎样工作，都能够维持内核输入的稳态DC电压，或者，简言之，供电电源与内核输入电压的稳压精度有多高。正如表1所述，通常能够在数据资料或者DC工作特性中找到某一FPGA的实际要求，预期的V C C电压值被表示为容限——最小和最大偏离。随着FPGA技术向更小工艺节点的迈进，所允许的容限在减小，理解并考虑好内核电源轨供电也越来越重要

。

内核电源轨的动态负载要求是由FPGA快速加载和释放 资源的能力决定的，这会导致当前的输入电源要求出现很大 而且很快的变化。例如，如果需要非常多的逻辑来实现一项 功能，将极大的改变内核输入的动态功耗。靠近每一FPGA 电源轨会有体电容，目的是在负载变化时提供瞬变电流；但 是，内核电源轨所使用的供电电源的瞬时响应也必须能够迅 速调整适应负载的变化，以确保电源轨电压保持在可接受的 范围内，体电容可以再充电。对于内核电源轨，实现体电容 和电源转换器快速瞬时响应的均衡尤其关键。

内核电源轨理想的电源转换器应能够同时实现较高的 调节精度、低波纹和快速瞬时响应。满足这些要求的一种方法是使用具有较高开关频率的开关转换器，这有很多优点。首先，较高的开关频率支持使用体积较小的小电感和电容，

            (1a) 之前                                                 之后

                 (1c)之前                                               之后

图1 使用Enpirion PowerSoC解决方案

在 C y c l o n e V  S o C 开 发 套 件 上 采 用 E n p i r i o n PowerSoC解决方案替代现有的供电电源解决方 案，供电电源引脚布局减小了22% (1a)，功耗降 低了35% (1b)，去掉了昂贵的钽电容，所需的体 电容减少了一半，从而减小了体积，降低了成本 (1c)。

图2  眼图

Stratix V GX FPGA电路板上11.3 Gbps信号的眼图。使用了一片EN6337QI Enpirion

PowerSoC，将VCCRT_GXB和VCCA_GXB收发器引脚的VIN = 3.3 V转换为VOUT

图3  为Arria 10 GX推荐的电源树

实现高密度布板，减小了杂散电感和电容。其次，较高的开 关频率还支持更宽的控制环带宽，也就意味着转换器能够更

迅速的响应负载变化，结合使用更小的体电容，工作时也就

很少出现上冲或者下冲。由于体电容通常体积较大而且价格 昂贵，因此，减少体电容不但提高了瞬时响应以保证无缝 工作，而且还节省了大量的电路板面积，降低了成本。图1 说明了这一优点，一个Altera Cyclone® V SoC设计使用了独立的开关调节器，而相同的设计采用了Enpirion® PowerSoC。 Enpirion PowerSoC设计工作在较高的开关频率下，利用独特 的磁体和封装集成技术，使用了很少的电感和电容，实现了 密度极高的引脚布局，因此，器件的波纹很低，瞬时响应很 快。用在Cyclone V SoC设计中，Enpirion  PowerSoC将供电电 源引脚布局减小了22%，功耗降低了35%，不再需要5个较大 而且昂贵的钽电容，体电容数量减少了一半。

在Cyclone V SoC开发套件上采用Enpirion PowerSoC解决方 案替代现有的供电电源解决方案，供电电源引脚布局减小了

22% (1a)，功耗降低了35% (1b)，去掉了昂贵的钽电容，所需 的体电容减少了一半，从而减小了体积，降低了成本(1c)。

4 噪声敏感输入

虽然逻辑是FPGA架构的主要构件模块，而FPG A还实现了很多其他的模块，例如，锁相环(PLL)，用在FPGA内部，将参考输入时钟与反 馈时钟的上升沿对齐，

图4   SmartVID实现

还有高速收发器，这是很多网络、通信、存储和其他 电子系统中不可或缺的组成。这些电路模块对供电电源噪声 非常敏感，因为噪声会导致产生抖动，随之带来很高的误码 率(BER)，降低了电路性能。FPGA及其最终应用要求的边 沿速率越来越高，使得越来越难以维持信号完整性。

结果，需要特殊考虑FPGA中这些模块的供电电源，以减小电源轨噪声。有时候，如果敏感的电源轨与系统中的另一稳压电源轨有相同的电压要求，可以使用铁氧体磁珠等价格便宜的小滤波器。但是，在很多情况下，要求使用输出噪声非常低的电源转换器，才能获得合适的稳定的电压。传统 上，FPGA电路板设计人员简单的使用低泄漏输出线性调节 器(LDO)，这通常会有较高的供电电源抑制比(PSRR)，理论 上，不会产生开关噪声。然而，线性调节器的效率非常低， 随着收发器功耗需求的增长，系统总功耗预算越来越受限， 浪费的功率以及额外产生的热量导致带来更大的系统难题。 为解决这些难题， 敏感的FPG A电源轨可以使用很多 Enpirion PowerSoC解决方案，因为这些解决方案经过设计， 实现了LDO的噪声性能，同时维持了开关调节器的高效特 性。如图2Stratix V GX FPGA电路板上高速信号张得很开的眼 图所示，这是因为采用了Enpirion PowerSoC为收发器电源轨 供电。高频硅片设计，即使是高频工作时也能够减小开关损 耗的高效的开关FET技术，以及减小了杂散电感的独特的封 装结构，正是这些因素相结合，实现了低噪声性能。

5 电源是一种系统级问题

电源轨通常有特殊的硬件和互操作性要求，而当前的 需求很大程度上取决于每一用户独特的设计，因此，尽可能 在设计早期阶段考虑FPGA电源管理就显得非常重要。系统 级决定包括电源供电分组和排序、数字控制，而硬件设计对 系统性能、成本和设计时间有较高的要求，这意味着要通过 合理的规划来降低风险。

6  电源轨分组和排序

一片FPG A会有很多需要电源供电的输入引脚， 但是 并没有必要为每一FPGA电源轨输入专门供电。对于每一种 FPGA，Altera提供了引脚连接指南文档，不但详细介绍了每 一引脚，而且还推荐了电源树，对各种相似的电源轨进行 分组。可以访问www.altera.com上每一种FPGA器件的产品页 面，获得引脚连接指南文档。图3（181页）显示了一个推荐 的电源树实例。为具有数据速率≤11.3  Gbps收发器的Arria 10 GX推荐的 电源树，该器件支持SmartVID特性。综合考虑这些因素，FPGA设计的所有电源供电要求会导致建立FPGA电源树，这也将带来特殊需求，影响电源转 换器的选择和使用。例如，很多先进的FPGA要求排序—— 即，FPGA中不同的资源有不同的电压轨，必须在其他资源 上电之前供电。

这就要求每一电源供电都有使能引脚，在 电源接通时能够通信，调节到所要求的电压。EN6360QI等 多种Enpirion器件具有“Power OK”或者“Power Good”引 脚，支持这一功能，这些引脚可以用于向系统控制器或者排 序器件发出信号，某一FPGA输入已经接通电源，可以开始 下一排序步骤。

7 数字控制

另一常见的系统电源要求是能够进行远程监视——在 这一过程中，可以远程测量系统参数，与接收系统通信，实 现监视。要实现更智能的系统电源监视和优化功能，输入电 压、输出电压、输出/负载电流和温度等参数都是非常重要 的信息。例如，系统设计人员希望能够监视负载电流和温 度，以确保FPGA按照预期工作，能够通知系统管理人员去 查看或者替换不正常工作或者过热的FPGA电路板。另一个 实例是系统设计人员希望能够记录FPGA在各种应用情况下 的功耗，利用这些信息动态的调节某些FPGA性能，或者调 节系统中不需要的某些部分，以便降低系统功耗，实现更绿 色、性价比更高的最终设备。可以通过几种方式来实现这类 系统状态监视功能，而最 简单、最 便宜、最 紧凑的方式是使 用集成了远程监视功能和相应的通信总线的电源调节器。

Altera的Arria 10 FPGA和SoC还集成了低功耗特性，与先进的电源转换器相结合后，实现了最低功耗。一个基本的实例是智能电压ID (SmartVID)，利用这一特性，FPGA与兼容电源通信，将内核电压轨尽可能动态调整到最小，而且 不会牺牲系统性能。兼容电源通过业

界标准接口和控制功 能支持这类通信，例如，并行VID接口或者PMBus接口等， 完成对输出电压的调整。图4所示是怎样在FPGA系统中实现 SmartVID的一个实例。一个实例解决方案是Altera支持PMBus的ED8101P0xQI 单相数字控制器，与ET4040QI大电流电源

配对使用，支持 FPGA用户实现多种远程监视和低功耗特性。这包括：

● 监视系统输入和输出参数，例如，电压、电流和温 度。

●   监视系统故障，例如，过压和欠压以及过热状态等。

●   动态输出电压调整，以支持SmartVID特性。

要实现SmartVID特性，FPGA应通过PMBus接口，确定 与电压调节器系统之间所需的VCC电压和通信，电压调节器 系统是内核电源轨电源转换器总体解决方案。使用上面介绍 的Enpirion解决方案，可以采用ED8101P0xQI实现电源管理 控制器，采用ET4040QI实现电压调节器。

8 硬件设计

由于很多系统硬件设计有可能影响设计的复杂程度、周 期和成本，因此，尽早规划FPGA设计的电源树非常关键。 而在设计开始时很难明确电源需求，因此，仔细考虑FPGA 功耗估算有助于帮助用户建立与最终的最优设计非常接近的 电源树。这样做的第一个优点是硬件设计人员即使是在刚开 始电路板设计时也能够正确的放置所需的电源转换器。用户 增加了更多的功能，导致电路板上的元器件越来越多，而外 形却越来越小，FPGA系统面临更大的印刷电路板(PCB)密度 难题，因此这一优点非常重要。如果在PCB布板期间没有规 划电源树，那么用户面临的风险是不得不把电源转换器放在 距离FPGA很远的不理想的位置，这有很多缺点。例如，用 户可能不得不把相应的电源转换器放到PCB空间有限的不合 适的电路板位置上，这些地方散热、解决方案的体积以及与 FPGA的距离会带来很大的硬件难题，包括需要采用较大而

且很昂贵的体电容等，而且还劣化了性能。更糟的是，用户有可能根本没有足够的空间来放置电源转换器。

     早期电源树规划的第二个优点是设计非常灵活，不需 要大规模的重新设计，就能够满足最终FPGA设计的功耗需 求。FPGA的核心能力是能够集成特性和功能，即使是在设 计过程中也能如此，集成度越高，功耗特性就越好。当最初 设计非常不精确时，在设计快结束时调整并优化最初的电源 树，要比设计新电源树容易得多，也快很多。公司在面临尽 快交付产品压力的大环境下，降低修改规划不好的电源树造 成的电路板重制的风险和成本，减少在重制上所花的额外时 间，这是很大的优势，能够帮助系统设计人员抢在竞争对手 之前更快的将产品推向市场，尽早获得收益。Altera为规划和建立FPGA电源树提供了很多工具，如 表2所述。

9 结论

虽然只能以“看情况而定”来回答用户怎样对FPGA供 电这一问题，理解FPGA设计和应用怎样影响功耗和电源供 电要求会让设计更清晰，更容易成功。FPGA功耗的主要来 源是静态和动态功耗要求，动态功耗主要取决于每一个独特 的FPGA设计。但是，不论什么样的设计，FPGA电源供电设计都有一 些常见的要求，这有助于简化并指导系统设计决定。Altera的 Enpirion电源解决方案设计满足了这些苛刻的FPGA电源要求。 例如，采用Enpirion的低波纹、快速瞬时响应电源转换 器，可以保证在所有负载条件下满足无缝工作严格

的静态和 动态内核电压要求。相似的，敏感的FPGA电压轨使用低噪 声Enpirion PowerSoC而不是线性调节器，保证了能够达到信 号完整性、电源效率和散热预算目标。最后，使用Enpirion 具有PMBus的ED8101P0xQI数字控制器和ET4040QI大电流电 源等先进的电源转换器解决方案，能够实现独具优势的系统特性，例如远程监视和低功耗等。在灵活的FPGA设计中，电源的确是系统级问题，要求 尽可能估算FPGA的功耗，尽早设计好电源树，以满足设计 独特的需求。其优点是能够以更少的资源更迅速的完成最优 系统设计，以合适的性能特性获得强大的竞争优势。

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA工作原理

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。

电源类型

FPGA电源要求输出电压范围从1.2V到5V，输出电流范围从数十毫安到数安培。可用三种电源：低压差(LDO)线性稳压器、开关式DC-DC稳压器和开关式电源模块。最终选择何种电源取决于系统、系统预算和上市时间要求。

如果电路板空间是首要考虑因素，低输出噪声十分重要，或者系统要求对输入电压变化和负载瞬变做出快速响应，则应使用LDO稳压器。LDO功效比较低（因为是线性稳压器），只能提供中低输出电流。输入电容通常可以降低LDO输入端的电感和噪声。LDO输出端也需要电容，用来处理系统瞬变，并保持系统稳定性。也可以使用双输出LDO，同时为VCCINT和VCCO供电。

如果在设计中效率至关重要，并且系统要求高输出电流，则开关式稳压器占优势。开关电源的功效比高于LDO，但其开关电路会增加输出噪声。与LDO不同，开关式稳压器需利用电感来实现DC-DC转换。

要求

为确保正确上电，内核电压VCCINT的缓升时间必须在制造商规定的范围内。对于一些FPGA，由于VCCINT会在晶体管阈值导通前停留更多时间，因此过长的缓升时间可能会导致启动电流持续较长时间。如果电源向FPGA提供大电流，则较长的上电缓升时间会引起热应力。ADI公司的DC-DC稳压器提供可调软启动，缓升时间可以通过外部电容进行控制。缓升时间典型值在20ms至100ms范围内。

许多FPGA没有时序控制要求，因此VCCINT、VCCO和VCCAUX可以同时上电。如果这一点无法实现，上电电流可以稍高。时序要求依具体FPGA而异。对于一些FPGA，必须同时给VCCINT和VCCO供电。对于另一些FPGA，这些电源可按任何顺序接通。多数情况下，先给VCCINT后给VCCO供电是一种较好的做法。

当VCCINT在0.6V至0.8V范围内时，某些FPGA系列会产生上电涌入电流。在此期间，电源转换器持续供电。这种应用中，因为器件需通过降低输出电压来限制电流，所以不推荐使用返送电流限制。但在限流电源解决方案中，一旦限流电源所供电的电路电流超过设定的额定电流，电源就会将该电流限制在额定值以下。

配电结构对于高速、高密度FPGA器件，保持良好的信号完整性对于实现可靠、可重复的设计十分关键。适当的电源旁路和去耦可以改善整体信号完整性。如果去耦不充分，逻辑转换将会影响电源和地电压，导致器件工作不正常。此外，采用分布式电源结构也是一种主要解决方案，给FPGA供电时可以将电源电压偏移降至最低。

在传统电源结构中，AC/DC或DC/DC转换器位于一个地方，并提供多 个输出电压，在整个系统内分配。这种设计称为集中式电源结构(CPA)，见左图。以高电流分配低电压时，铜线或PCB轨道会产生严重的电阻损耗，CPA就会发生问题。

分布式电源结构

分布式电源结构

CPA的替代方案是分布式电源结构(DPA)，见左图。采用DPA时，整个系统内仅分配一个半稳压的DC电压，各DC/DC转换器（线性或开关式）与各负载相邻。DPA中，DC/DC转换器与负载（例如FPGA）之间的距离近得多，因而线路电阻和配线电感引起的电压下降得以减小。这种为负载提供本地电源的方法称为负载点(POL)。

芯片结构

主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。如图1-1所示（注：图1-1只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构），FPGA芯片主 要由7部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。