广东高云半导体科技股份有限公司(以下简称“高云半导体”)今日宣布：高云半导体正式加入MIPI联盟，并推出基于国产FPGA的MIPI D-PHY开发板及解决方案。该联盟旨在定义与推广移动通信应用处理器接口的开放式标准规范;而MIPI D-PHY开发板及解决方案的推出则标志着高云半导体以创新的产品积极服务于MIPI所处的行业产业链。

MIPI D-PHY开发板是基于高云半导体第二代产品小蜜蜂Ⓡ家族GW1N-4 FPGA器件设计，该芯片采用晶圆级CS72小薄封装，是一款具有国际领先水平的非易失单芯片FPGA产品，集成了高云半导体首创的可随机访问的用户闪存模块，具有低功耗、低成本、瞬时启动、方便拓展等特点。该解决方案同步推出了MIPI D-PHY参考设计，可实现1~4通道传输，每通道最高可达900Mbps的传输速率，可满足影音显示器、摄像头等图像传输领域的应用。

“MIPI D-PHY是具有丰富接口资源、方便应用开发的高速MIPI应用开发解决方案，可提供高速数据传输性能的参考设计、MIPI接口性能测试、功耗检测、功能评估等功能，”高云半导体首席技术官宋宁博士说道，“随着MIPI技术应用领域的不断拓展，设计人员可通过该开发板及其解决方案快速开发基于FPGA 的MIPI应用和产品。高云半导体加入MIPI联盟后，将持续推出符合联盟标准软硬件接口规范的产品、设计与服务，更好地推动MIPI所处行业生态系统的发展。”

小蜜蜂家族

 简介

低功耗、低成本、瞬时启动、高安全性的非易失性FPGA。

高云半导体GW1N系列FPGA产品是高云半导体小蜜蜂(LittleBee)家族第一代产品，具有低功耗、瞬时启动、低成本、非易失性、高安全性、封装类型丰富、使用方便灵活等特点。 

主要特性

优化的FPGA架构

▲   55nm嵌入式Flash+SRAM制造工艺

▲   密度涵盖1K到9K逻辑单元

▲   内嵌96Kbits到1,792Kbits的用户Flash(闪存)模块，可擦写1万次

▲   内嵌DSP模块

▲   内嵌PLL模块、DLL模块

▲   很高的I/O逻辑比

丰富的可配置逻辑单元

▲   标准的4输入查找表结构(LUT4)

▲   内含进位链逻辑

▲   LUT4可配置为移位寄存器和分布式存储器

▲   双沿触发器结构，可提升时序和工作性能

丰富的存储器模块

▲   内嵌72Kbits至128 Kbits块状RAM(B- SRAM)

◆  可配置为双端口RAM、 伪双口RAM、单端口 RAM、FIFO及ROM 模式

◆  支持字节使能、校验 位

◆  支持混合时钟操作

▲   一个块是18Kbits， 速率可达190MHz

高性能的DSP模块

▲   内嵌18x18的乘法算和54bit累加器

▲   支持多个乘法器级联

▲   支持寄存器流水线和旁路功能

▲   支持预加运算实现滤波器功能

▲   支持桶形移位寄存器

灵活的供电模式

▲   可根据需要选择不同的内核电压供电版本

◆  LV版本芯片：内核电压脚(Vcc) 接1.2V

◆  UV版本芯片：内置LDO,内核电压脚(Vcc)可接1.8V、2.5V或3.3V

▲   VCCO支持1.2V/1.5V/1.8V/2.5V/3.3V

多种降低功耗的方法

▲   支持时钟关闭功能以降低功耗

▲   支持动态PLL打开/关断以降低功耗

非易失性

▲   内嵌配置用Flash，无需外置配置芯片

▲   安全性高，可有效防止恶意抄袭FPGA设计

▲   毫秒级配置启动时间

▲   支持自启动Auto boot模式

▲   配合外部SPI Flash还可实现dual boot安全模式

灵活的I/O模块

▲   支持多种I/O电平标准

◆  LVCMOS 33/25/18/15/12

◆  LVTTL

◆  SSTL33/25/18 I, II, SSTL15

◆  HSTL18 I, II, HSTL15 I

◆  PCI

◆  LVDS, RSDS, LVDS25E, BLVDSE, MLVDSE, LVPECLE, RSDSE

▲   LVDS速率可达950Mbps

▲   支持模拟的MIPI D-PHY接口

▲   驱动能力可选择，引脚最大驱动力能达24mA

▲   支持热插拔功能

▲   支持输出信号Slew Rate选项，可改善信号完整性

丰富的时钟资源

▲   多达8个全局时钟

▲   有两个高速边沿时钟，可用于高速I/O接口

▲   最多内嵌有2个PLL模块和3个DLL模块

▲   PLL的时钟输入输出范围为3MHz-450MHz

▲   片内晶振可开放给用户使用，2.5MHz到125MHz, 精度达到+/-5％

编程、配置模式多样灵活

▲   可通过JTAG接口或SPI 接口编程和配置

▲   支持多达6种配置模式：AUTO BOOT、SSPI、MSPI、CPU、SERIAL、DUAL BOOT 

高云半导体

广东高云半导体科技股份有限公司于2014年1月在广东佛山创立。 首期投资5亿元人民币，旨在成为中国拥有自主知识产权，以55纳米工艺级别以上的FPGA芯片为主导产品的集成电路企业。高云半导体以FPGA芯片为核心产品，提供编程设计软件、IP核、参考设计、演示板等服务的完整FPGA芯片解决方案。 提供集设计软件、IP核、参照设计、开发板、定制服务等一体化完整解决方案的民营高科技公司，打造高端集成电路领域的民族品牌，发展成为中国集成电路行业的骨干企业之一。

公司科研实力雄厚，打造了一支具有极强的自主创新研发能力的科研团队，建设有上海、济南两个产品开发中心和美国硅谷的前沿技术研发中心，研发团队规模近百人，70％以上具有硕士及以上学历，核心研发人员平均从事核心FPGA软件、硬件技术开发超过15年以上，入选省市各类高层次人才计划十余人。

目前公司已经推出了中密度FPGA产品晨熙®家族和非易失性产品小蜜蜂®家族的多款FPGA产品，其中国产自主可控关键元器件55纳米工艺FPGA芯片于2015年获得广东省高新技术产品荣誉称号。 

FPGA

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

产品比较

早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA包括了一些相对大数量的可编辑逻辑单元。CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。

CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器组成。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。

CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。因此一个有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。

CPLD和FPGA还有一个区别：CPLD下电之后，原有烧入的逻辑结构不会消失；而FPGA下电之后，再次上电时，需要重新加载FLASH里面的逻辑代码，需要一定的加载时间。

工作原理

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。

电源类型

FPGA电源要求输出电压范围从1.2V到5V，输出电流范围从数十毫安到数安培。可用三种电源：低压差(LDO)线性稳压器、开关式DC-DC稳压器和开关式电源模块。最终选择何种电源取决于系统、系统预算和上市时间要求。

如果电路板空间是首要考虑因素，低输出噪声十分重要，或者系统要求对输入电压变化和负载瞬变做出快速响应，则应使用LDO稳压器。LDO功效比较低（因为是线性稳压器），只能提供中低输出电流。输入电容通常可以降低LDO输入端的电感和噪声。LDO输出端也需要电容，用来处理系统瞬变，并保持系统稳定性。也可以使用双输出LDO，同时为VCCINT和VCCO供电。

如果在设计中效率至关重要，并且系统要求高输出电流，则开关式稳压器占优势。开关电源的功效比高于LDO，但其开关电路会增加输出噪声。与LDO不同，开关式稳压器需利用电感来实现DC-DC转换。

要求

为确保正确上电，内核电压VCCINT的缓升时间必须在制造商规定的范围内。对于一些FPGA，由于VCCINT会在晶体管阈值导通前停留更多时间，因此过长的缓升时间可能会导致启动电流持续较长时间。如果电源向FPGA提供大电流，则较长的上电缓升时间会引起热应力。ADI公司的DC-DC稳压器提供可调软启动，缓升时间可以通过外部电容进行控制。缓升时间典型值在20ms至100ms范围内。

许多FPGA没有时序控制要求，因此VCCINT、VCCO和VCCAUX可以同时上电。如果这一点无法实现，上电电流可以稍高。时序要求依具体FPGA而异。对于一些FPGA，必须同时给VCCINT和VCCO供电。对于另一些FPGA，这些电源可按任何顺序接通。多数情况下，先给VCCINT后给VCCO供电是一种较好的做法。

当VCCINT在0.6V至0.8V范围内时，某些FPGA系列会产生上电涌入电流。在此期间，电源转换器持续供电。这种应用中，因为器件需通过降低输出电压来限制电流，所以不推荐使用返送电流限制。但在限流电源解决方案中，一旦限流电源所供电的电路电流超过设定的额定电流，电源就会将该电流限制在额定值以下。