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74HC138译码器设计全加器电路图

2018-12-27
类别:电路图
eye 548
文章创建人 拍明芯城

原标题:如何用74HC138译码器设计一个全加器? 详解74HC138设计全加器电路

  74HC138译码器设计一个全加器怎么做你知道吗?本文主要介绍关于74HC138设计全加器电路过程详解。

  74HC138

  74HC138是一款高速CMOS器件,74HC138引脚兼容低功耗肖特基TTL(LSTTL)系列。74HC138译码器可接受3位二进制加权地址输入(A0, A1和A2),并当使能时,提供8个互斥的低有效输出(Y0至Y7)。

  74HC138特有3个使能输入端:两个低有效(E1和E2)和一个高有效(E3)。除非E1和E2置低且E3置高,否则74HC138将保持所有输出为高。

  74HC138是高速硅栅CMOS解码器,适合内存地址解码或数据路由应用。74HC138 作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统,在 高性能存贮器系统中,用这种译码器可以提高译码系统的效率。将快速赋能电路用于高速存贮器时,译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间,这就是说由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不计。HC138 按照三位二进制输入码和赋能输入条件,从8 个输出端中译出一个 低电平输出。两个低电平有效的赋能输入端和一个高电平有效的赋能输入端减少了扩展所需要的外接门或倒相器,扩展成24 线译码器不需外接门;扩展成32 线译码器,只需要接一个外接倒相器。在解调器应用中,赋能输入端可用作数据输入端。

  如何用74HC138译码器设计一个全加器

 如何用74HC138译码器设计一个全加器.png

  74HC138真值表

  74HC138真值表.png

 逻辑函数表达式.png

  逻辑函数表达式

  全加器有3个输入信号,有两个输出信号,因此可选74HC138和两个与非门来实现。

  讲A1连A2、B1连A1、C1连A0,则Si、Ci变为:

  如何用74HC138译码器设计一个全加器? 详解74HC138设计全加器电路

  由此可画出所涉及的全家器电路

  由此可画出所涉及的全家器电路.png

  上图中所使用的74LS138和74HC138两者功能一样,74HC138采用高速CMOS工艺制作,自身功耗低,输出高低电平范围宽。74LS138采用早期的双极型工艺,驱动能力相对较大些。

  结语

  关于74HC138设计全加器电路的介绍就到这里了,能力有限如有不足之处还望海涵。


责任编辑:David

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